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第四章典型EDA设计的集成开发环境 §4.1 设计仿真和验证平台 §4.2 QuartusII和ModelSim §4.2 实验箱硬件测试平台 §4.1 设计仿真和验证平台 一、仿真验证概述 1. 仿真验证的重要性  仿真验证是EDA设计的必备环节 仿真验证是证明系统设计功能和性能的重要方 法和手段。  仿真验证工作占设计工作量大部分 在当前设计规模达数百万门甚至更多的ASIC、 可复用的知识产权核（Intellectual Property Core）和片上系统（SOC）的时代，系统设计的复 杂性导致设计团队应该配备专门的验证工程师， 数量甚至是设计人员的两倍。工作量占70%左右。 2. 验证方法 在现代EDA工程中，通常利用EDA工具进行仿真来 实现系统功能的验证。 （1）交互式仿真方法 大多数的VHDL仿真器允许进行实时交互式的操作， 允许在仿真期间对输入信号赋值，指定仿真执行时间， 并观察输出波形。 （2）测试平台（testbench）方法 利用测试平台，可以实现自动地对被测试单元输 入信号测试矢量，并且通过波形输出、文件记录输出 或与测试平台中设定的预期输出进行比较。 测试平台(testbench)通常指一段仿真代码，用 来为被测的设计对象产生特定的输入信号，也可用 来观测被测设计对象的输出响应。 VHDL Verilog e OpenVera 外部 Perl 测试平台 数据 SystemC 文件 C++ 待测设计 TCL C程序 测试平台是一个封闭的系统：系统没有来自外部 的输入信号，也没有输出信号。测试平台是测试系统 的控制中心。 与交互式仿真方法比较，测试平台具有以下优点： 可以简便地对输入和输出矢量进行记录归档； 相对于手工方式（逐个处理输入和输出矢量）而 言，它提供了一种更为系统的仿真途径； 针对原理性模型建立的测试平台，同样可以应用 在实现设计的时序仿真中； 测试平台与设计实现可以并行进行； 验证工作可以在更高抽象的层次中进行，而不是 在底层 直接和0、1打交道，可以缩短设计周期。 3. 基于VHDL的测试平台 1）VHDL的可综合性和可仿真性 VHDL作为一种硬件描述语言，可综合设计只 是它的一个子集；VHDL强大的行为建模能力使其 能够方便、简洁地用于仿真测试。 （1）VHDL的可综合性 硬件电路设计的综合是指将HDL或原理图转化为与 门、或门、非门等基本的逻辑单元组成的门级网表。 可综合的VHDL语句就是指能够通过EDA工具自动转 化为硬件逻辑的语句。 （2）VHDL的可仿真特性 VHDL程序中，所有可以综合的语句都可以用 于仿真，而用于仿真的语句虽然能够描述电路行 为，但却不一定可以综合成硬件电路。 所有用于硬件实现的描述都必须使用可综合 的语句，仿真语句的作用是为了验证设计模块的 正确性。 wait -- 无限等待 wait on [信号列表] -- 敏感信号量变化 wait until[条件表达式] -- 条件满足 wait for [时间表达式] -- 时间到 2）常用的VHDL仿真语句 （1）VHDL中所有的语句和数据类型都可以用于