实验四 触发器功能学习与应用.ppt

2.D触发器 (1)参照表4-8-2,验证D触发器的逻辑功能,理解异步置1和置0端的含义.并观察触发器状态更新是发生在CP脉冲的上升沿还是下降沿,并记录之. (2)将D触发器的D端与 端相连, 接高电平,这时D触发器处于计数状态.施加1kHz的连续时钟脉冲信号,用示波器观察D触发器的输入与输出对应波形 * * 实验十二 触发器功能测试 实验目的 实验原理 实验参考电路 实验预习要求 实验内容及步骤 实验设备和器材 实验思考题 实验报告要求 一、实验目的 学习触发器逻辑功能的测试方法。 了解基本R-S触发器、D 触发器及J-K触发器的逻辑功能及触发方式。 进一步学习用示波器测量比较两路相关信号波形的周期、脉宽等参数的方法。 二、实验原理 双稳态触发器具有两个互补的输出端Q、Q(—)，触发器正常工作时，Q与Q(—)的逻辑电平总是互补，即一个为“0”时另一个一定是“1”。（当触发器工作在非正常状态时，Q和Q(—)的输出电平有可能相同，使用时必须注意避免出现这种情况）。 RS触发器具有两个开关量特性的激励输入端R和S， R的有效电平使触发器复位（Reset），Q=“0”；S的有效电平使触发器置位（Set），Q=“1”，所以称为Reset_Set触发器。  下图是两个与非门互相反馈组成的基本RS触发器电路。当激励S为有效电平时，输出Q立即置位为“1”，而激励R为有效电平时，输出Q复位为“0”，两者都为无效电平时，输出保持原来的状态不变。  D触发器具有一个激励输入端“D”，当触发脉冲有效时， D触发器的输出与激励输入相同，由于在时间上滞后于输入，所以又称Delay触发器。7474是上升沿触发有效的双D集成触发器，片上有两个D触发器，引脚排列如图3-1-2（b）所示。 集成触发器一般具有直接（direct）置位、复位控制端Sd，Rd，如图3-1-2中74112和7474引脚图所示。当Rd或Sd有效时（一般为低电平“0”），触发器立即被复位或者置位。所以，Rd、Sd又称异步复位、置位端。直接置位、复位功能可以用来预置触发器的初始状态，但在使用时必须注意两者不允许同时有效，而且不允许与时钟触发控制同时有效。 T触发器只有一个激励控制端“T”，其特性方程为 ： Qn+1 = TQ(—) n + T(—)Qn。当触发条件满足时，若激励T=“0”，触发器的状态不变，当T=“1”，触发器的状态变反。 Tˊ触发器没有激励输入，只受触发时钟脉冲控制，其特性方程为 ： Qn+1 =Q(—) n。 只要触发条件满足，Tˊ触发器状态的输出状态随触发脉冲CK输入连续翻转。如果Tˊ触发器的初始状态为“0”，奇数个触发脉冲输入后其状态为“1”，偶数个触发脉冲输入后状态为“0”。类似以一位二进制数累计触发脉冲输入的个数（进位溢出不计）。 图3-1-3（a）中两个JK触发器构成了下降沿有效的Tˊ触发器（J=K=“1”），状态方程为Qin+1 = Q(—)in，具有的计数特性。FF0的触发脉冲为CP，所以Q0在每个CP脉冲的下降沿时刻状态变反；FF1的时钟是FF0的输出Q(—)0，所以FF1在Q0上升沿（Q(—)0的下降沿）时刻状态变反。Q0、Q1的输出波形如图3-1-3（b）所示。 由信号波形可见，在每个时钟脉冲下降沿后，Q1，Q0的状态码按“00”→“11”→ “10”→“01” →“00”的规律循环变化，循环周期为四个时钟脉冲周期。状态变化是以两位二进制码递减方式累计输入时钟脉冲的个数，电路功能为两位异步二进制计数器。 同时可以发现，Q0的信号周期是时钟周期的一倍，Q1的信号周期是时钟周期的两倍，fQ0=，fQ1= 。所以，该电路又具有分频的功能。 一般，用n个触发器可以构成n位异步二进制计数器。除最低位触发器，其他各触发器的时钟都由相邻低位的状态输出控制。可根据触发器的触发方式和所需的计数方式，按表3-1-1选择时钟连接方式。 表3-1-1 用Tˊ触发器构成n位异步二进制计数器的时钟控制关系 计数器的计数方式 上升沿触发的触发器 下降沿触发的触发器 加 CPi = Q(—)i-1 （i≥1） CPi = Qi-1 （i≥1） 减 CPi = Qi-1 （i≥1） CPi = Q(—)i-1 （i≥1） 三、实验参考电路 （1）与非门组成的基本R-S触发器如图3-1-1（a）所示。 （2）集成触发器应用如图3-1-4所示。 （3）两位二进制加计数器如图3-1-3（a）所示。 ? 四、实验预习要求 （1）复习基本R－S触发器、J－K触发器及D触发器的工作原理及特点。