09教案7(时序逻辑电路).pptVIP

计算机结构与逻辑设计 吴健雄学院09级 错误情况 对S、R功能不清楚，有的弄反了，甚至有人将S、R作用时的输出都画成1； 对时钟触发特性不清楚,状态随D信号变化 每个时钟周期一个状态 有的将时钟的触发边沿弄反了； 最多的错误是在S、R 作用以后，时钟作用沿到来之前的状态画得不对，此时对于SR触发器是保持，对于D触发器，则时钟的触发研还未到达，故应保持； 在S=R=0（保持）期间，没有时钟信号的有效边沿作用，状态就不改变,如依照D的变化而变化，是原则性错误。 有人只画了最后的波形——无时间参照。 复习触发器的概念 任何门电路都有延迟，因而都有存储器能力，但存储的时间极短（只是门的延迟时间，而且是由电路自身确定的），在一般情况下认为没有存储能力。 基本存储单元是一个正反馈环路，有存储能力，但触发不方便。 基本触发器的特点——触发信号一有变化，状态立刻跟着变化——用于需要获取某信号变化时刻的场合，可做开关消抖电路。缺点：状态不能受控于某个要求的时刻变化。 D锁存器的缺点——C=1期间透明，每个时钟周期状态可能会出现多次变化（干扰——空翻）（功能——竞态现象） 主从触发器解决了空翻的问题（每个时钟周期只翻一次，无竞态），缺点主触发器在CP=1期间仍然开门，能接受输入信号，易受干扰。解决竞态的第二个途径，——缩短开门时间。方法——利用逻辑竞争原理