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洗衣机洗涤控制电路设计 一、洗衣机洗涤控制电路的性能要求 1 强洗、标准、轻柔三种洗涤模式 强洗周期水流控制：正向电机接通5秒后，停2秒；再反向电机接通5秒，停2秒；然后又正向电机接通5秒。如此循环控制电机，直到洗涤定时结束。 标准洗周期水流控制：其过程与强洗周期水流控制相同，不同的是正向接通时间为3.5秒，停止时间为1.5秒，反向接通时间为3．5秒，停1.5秒。 轻柔洗周期水流控制：正向接通时间为2.5秒，停止时间为5秒，反向接通时间为2.5秒，停5秒。 2 洗涤时间15分钟。 3 启／停控制 洗涤过程由启／停键控制。每按一次启／停键，状态转换一次。 4 洗涤定时精度 洗涤定时误差要求不大于0.1秒。 二、洗衣机洗涤控制电路结构 根据对洗衣机洗涤控制电路的性能要求，设计控制器，结构图如图1所示，主要由5大部分组成，即主分频器、主控制器、洗涤定时器、水流控制器和电机正反转控制器。 图1 洗衣机洗涤控电路的结构框图 三、控制器模块程序设计及仿真 控制器模块程序设计及仿真包括器件输入输出、算法状态机图、VHDL程序以、相应器件顶层文件设计及对模块程序的仿真。具体设计如下： 1 主分频器程序设计及其仿真 主分频器用来产生0.1秒的时钟供主控制器使用。本方案使用民用的石英晶体 ，其振荡频率为76.8 kHz。这样，主分频器的分频系数为7680。现采用3个分频器构成主分频器的分频电路。3个分频器是256分频器、3分频器和10分频器。主分频器的结构如图2所示，其程序timerctr_clkdiv详见附录。 图2 主分频器的结构 所设计的主分频器的VHDL程序timerctr_clkdiv如下所示： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY timectr_clkdiv IS PORT(sysclk:IN STD_LOGIC; clk_01:OUT STD_LOGIC); END timectr_clkdiv; ARCHITECTURE rtl OF timectr_clkdiv IS SIGNAL div1:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000; -- divide by 10 counter SIGNAL div2:STD_LOGIC_VECTOR(7 DOWNTO 0): -- divide by 256 counter SIGNAL div3:STD_LOGIC_VECTOR(1 DOWNTO 0):=00; -- divide by 3 counter SIGNAL clk1,clk2:STD_LOGIC; BEGIN div_10:PROCESS(clk1) BEGIN IF(clk1EVENT AND clk1=1) THEN IF(div1=1001) THEN div1=0000; ELSE div1=div1+1; END IF; END IF; END PROCESS; clk2=div1(3); div_256:PROCESS(sysclk) BEGIN IF(sysclkEVENT AND sysclk=1) THEN div2=div2+1; END IF; END PROCESS; clk1=div2(7); --select baud rate div_3:PROCESS(clk2) BEGIN IF(clk2EVENT AND clk2=1) THEN IF(div3=10) THEN div3=00; ELSE div3=div3+1; END IF; END IF; END PROCESS; clk_01=div3(1); END rtl; 在MAXPLUS软件中编译成功后生成的顶层文件TIMER_CLKDIV为： 单独对以上分频程序进行仿真，所的仿真结果如图3所示。 图3 由程序timerctr_clkdiv仿真所得结果 设定输入sysclk的周期约为13.02us（频率为76800HZ），图形阴影部分的时间间隔为0.1s,故符合设计要求。 2 主控制器程序设计及其仿真 (1) 主控制器输入输出设计 主控制器的设计包括的输入信号和输出信号如图1所示，分别叙述如下。 (1) 输入信号: reset：上电复位； start_stop：启/停按键输入； modesel：洗涤模式选择按键输入； 系统时钟输入(sysclk)：76 800 Hz 主时钟； timer_down：定时到输入。 (2)