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计算机组成原理实验报告实验1：VERILOG 设计基础专业班级：14级计算机二班 学号 姓名：杨娜学号 姓名：周蓉实验地点： 理工楼901 实验时间：2016年5月14日实验十 VGA显示控制器的设计一、实验目的学习VERILOG的基本语法和编程规则掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法理解带使能控制和异步清零的8位寄存器的设计原理掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法掌握移位寄存器的设计方法二、实验任务1、设计一个带使能控制和异步清零的8位寄存器REG8X，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。模块的端口描述如下：端口名端口方向端口位宽端口功能Resetn(cclr)in1输入清零信号，低电平时有效，有效时输出Q立即变为0Enable(rl)in1输入使能信号，高电平有效，有效时芯片工作Controlin1输出使能信号，高电平有效，有效时信号输出Clockin1输入时钟信号，正跳变（上升沿）有效Din8输入数据源DQout8输出寄存器值Q，当Resetn为高电平且Clock发生正跳变时，Q=D；当Resetn信号为低电平时Q的值立即变为0。Qbout8输出信号Qb，其值为Q的反模块的参考物理结构如下：模块的使用注意事项数据源D（7..0）一直加在寄存器的数据输入端；周期性的时钟信号Clock一直加在寄存器的时钟输入端使能信号Enable控制寄存器是否接受数据。当Enable = 0时，寄存器不接受数据，保持原来的状态不变；当Enable = 1时，在时钟信号Clock正跳变时，寄存器接受并保存当时D（7..0）的数据；本寄存器其它方面的功能与上述的寄存器相同。 完成的参考电路图如下： dout=q2、设计一个有左、右移位功能的8位寄存器REGSHIFT8，并仿真验证。模块的端口描述如下：端口名端口方向端口位宽端口功能ResetnSw17in1输入清零信号，低电平时有效，此时输出Q立即变为0ClockKey0in1移位时钟信号，正跳变（上升沿）有效ModeSw16 15in2工作模式控制信号：01左移位，10右移位，00或11 时不移位Q=D。Din8输入数据源DQout8输出寄存器值Q，当Resetn为低电平时Q的值立即变为0；当Resetn为高电平且Clock发生正跳变时，接收D的值。LinSw14in1输入信号，其值为左移位的移入信号。Loutout1输出信号，其值为左移位的移出信号。RinSw13in1输入信号，其值为右移位的移入信号。Routout1输出信号，其值为右移位的移出信号。三、实验内容1、通过输入数据先进行计算，并通过实验进行验证REG8X。(1)、将清零信号Resetn（sw17）设为0，将输入信号D（sw7~sw0）设观察输出信号Q（ledr7~ledr0）和Qb（ledg7~ledg0），观察并记录输出。(2)、将清零信号Resetn（sw17）设为1，在时钟信号处输入一个上升沿（按下key0），观察并记录输出。(3)、将输入信号D（sw7~sw0）设观察并记录输出。(4)、在时钟信号处输入一个上升沿（按下key0），观察并记录输出。(5)、自行完善设计表格，观察并记录测试输出。实验数据表清零信号Reset使能信号Enable输入信号D（二进制）时钟信号Clock输出信号Q（二进制）输出信号Qb（二进制）0010101010100000000000000001010101010上升沿10101010101010101110101010上升沿10101010010101011101010101101010101000000001101010101上升沿01010101101010101010101010上升沿10101010101010100010101010上升沿00000000111111111011110000上升沿11110000111100001111110000上升沿11110000000011111111100000上升沿11100000000111112、通过输入数据先进行计算，并通过实验进行验证REGSHIFT8。(1)、测试清零信号Resetn(2)、测试移位功能(3)、测试寄存功能(4)、自行设计表格观察并记录测试输出。实验数据表三、实验仪器及设备：1、PC机 2、QuartusⅡ 9.0 3、DE2-70 4、显示器四、实验步骤1、编写VERILOG代码2、功能仿真进行分析与综合，排除语法上的错误建立波形仿真文件，输入激励生成功能仿真网表进