第9章总线操作时序2003.docVIP

第9章 微处理器外部结构和总线操作时序 9.1 学习要点 分类掌握8086(8088)CPU引脚的功能（最小模式） 总线的三态性与分时复用特性 总线操作时序 8086的存储器结构（奇偶存储体） 复位状态 CPU的引脚功能 总线 CPU的外部是数量有限的输入输出引脚，正是依靠这些引脚与其他逻辑部件相连，才能组成多种型号的微型计算机系统，这些引脚就是微处理器的外部总线，称为微处理器级总线。换句话说，CPU通过外部总线沟通与外部部件和设备之间的联系。 总线（BUS）：是一簇由并行导线组成的传递信息的公共通路，各部件之间的信息可以分时地在此通路上传递。 在计算机系统中，总线及其信号必须完成以下功能： （1）和存储器之间交换信息； （2）和I/O设备之间交换信息； （3）为了系统工作而接受和输出必要的信号，如输入时钟脉冲、复位信号、电源和接地等。 按功能分，这些总线可以分为三种： （1）传送信息（指令或数据）的数据总线（Data Bus） （2）指示欲传送信息的来源或目的地址的地址总线（Address Bus） （3）管理总线上活动的控制总线（Control Bus） 外部数据总线用于CPU和存储器或I/O接口之间传送数据，它的条数决定了CPU和存储器或I/O设备一次能交换数据的位数，是区分微处理器是多少位的依据。如8088CPU的数据总线是8条，称8088CPU是8位微处理器；（因为8088CPU内部是16位数据总线，它又称为准16位CPU）；8086CPU的数据总线是16条，称8086CPU是16位微处理器；80386CPU则是32位微处理器。 CPU通过外部地址总线输出地址码用来选择某一存储器单元或某一称为I/O端口的寄存器。地址总线的条数即为二进制地址码的位数，它决定了可寻址地址空间的大小。若地址总线共有n条，则可有2n个物理地址（0～2n-1）。 外部控制总线用来传送自CPU发出的或送到CPU的控制信息与状态信息。 8086/8088CPU引脚功能 8086/8088CPU是40脚双列直插式芯片，图9. 1是8086/8088的引脚信号图。 引脚信号定义与功能见表9.1。 图9. 1 8086/8088CPU的引脚信号图（最小方式下） 表9.1 8086CPU的引脚信号定义与功能（最小模式下） 信号定义 输入/输出 功能说明 AD15～AD0 （Address Data Bus） 双向 地址总线的低16位与数据总线复用。总线周期的T1状态输出访问地址的低16位，其它状态输入/输出数据或高阻。 A19/S6～ 输出 地址总线的高4位与状态线复用。总线周期的T1状态输出访问地址的高4位，其它T状态输出状态信息。* (Bus High Enable/Status) 输出 高8位数据总线允许/状态复用引脚。在总线周期的T1状态，输出，总线周期的其它状态输出（暂无定义）。 （Read） 输出 读信号，指出将要执行一个对内存或I/O端口的读操作。 （Write） 输出 写信号，指出将要执行一个对内存或I/O端口的写操作。 （Memory/ Input and Output） 输出 存储器/输入输出控制信号，区分进行存储器还是I/O访问。8086CPU中存储器空间与I/O空间是独立编址的。 (Address Latch Enable) 输出 地址锁存允许信号，在总线周期的T1状态输出高有效电平。 输入 测试信号，低电平有效，与WAIT指令结合使用，用来使处理器与外部硬件同步。 (Interrupt Acknowledge) 输出 中断响应信号输出，用来对外设的中断请求做出响应，通常与中断控制器8259A的相连。 续表9.1 8086CPU的引脚信号定义与功能（最小模式下） 信号定义 输入/输出 功能说明 输入 准备就绪信号，在总线周期的T3状态若READY为低，插入TW状态，直至READY变为高，才进入T4，从而结束当前总线周期。 （Data Enable） 输出 数据允许信号，常用作总线收发器的输出允许信号；在DMA方式时，被置为高阻状态。 (Data Transmit/Receive) 输出 数据收发方向控制信号，用于数据总线收发器的数据传送方向。为高电平时，数据发送；低电平时，数据接收。 （Hold Request） 输入 保持请求信号，请求使用总线信号，高电平有效 （Hold Acknowledge） 输出 总线保持响应信号，这是对HOLD的应答信号 NMI (Non-maskable Interrupt) 输入 非屏蔽中断信号输入端，上升沿有效 INTR (Interrupt Request) 输入 可屏蔽中断信号输入端，高电平有效 CLK (Cloc