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基于FPGA的FIR滤波器设计 N阶FIR滤波器系统的传递函数： 直接型FIR滤波器结构 N阶的FIR系统差分方程表示为： * 乘法器 加法器 直接型FIR实现结构 关键在于设计滤波器系数h(0) … h(N) * FIR Compiler安装 使用IP Core设计FIR滤波器 * 设置User Libraries * 在MegaWizard管理器中选择IP Core * FIR滤波器系数确定 * firm模块仿真结果 * 借助Matlab设计滤波器系数 fcuts = [0.1 0.2]; %设置通带和阻带边界频率 mags = [1 0]; %指定各频带上得幅值向量，一般只有0和1 devs = [0.05 10^(-2.5)]; %指定各个频带输出滤波器的频率响应与其期 望幅值之间的最大输出误差或偏差 [n,Wn,beta,ftype] = kaiserord(fcuts,mags,devs); %使用kaiserorod函数计算滤 波器的相关参数 h = fir1(n,Wn,ftype,kaiser(n+1,beta),‘noscale’); %生成滤波器系数 h_fpga=round(h*1000); %放大取整，FPGA不能直接进行浮点预算 fd=fopen(kaiser.txt,w); fprintf(fd,‘%d,’,h_fpga); %将得到的系数导入文本文件中 用kaiser窗设计一FIR低通滤波器，通带边界归一化频率为0.1， 阻带边界归一化频率为0.2，阻带衰减不小于50dB 例. * 滤波器的幅频响应 系数h的幅频响应 系数h_fpga的幅频响应 * type factor_type is array(0 to 59) of integer;--定义长度为60的整型数组用于存放滤波器系数 type reg_type is array(0 to 59) of std_logic_vector(9 downto 0); --定义长度为60的寄存器 组，用于存放60级的延迟信号 constant factor:factor_type:=(1,1,0,0,-1,-2,-3,-3,-3, …… -1,-3,-3,-3,-2,-1,0,0,1,1);--滤波器系数 signal reg:reg_type; signal mul:factor_type; begin process(clk,data_in) is begin if(clkevent and clk=1)then reg(0)=data_in; for i in 1 to 59 loop reg(i)=reg(i-1); end loop; for j in 0 to 59 loop mul(j)=conv_integer(reg(j))*factor(j); --将每一级延迟器的信号与对应的滤波系数相乘 end loop; data_out=conv_std_logic_vector((mul(0)+mul(1)+ …… +mul(59))/(2**10),10); --将乘法器的结果相加 end if; end process; 60级延迟 VHDL源程序（LPF.VHd） * 产生测试输入信号 采用DDS IP核产生两个频率为5k和1M的正弦波信号，将两个信号叠加后作为该滤波器的输入信号。 DDS IP核配置界面 * 将dds和LPF进行原件例化和映射 component mydds port ( DATA: IN std_logic_VECTOR(19 downto 0); WE: IN std_logic; A: IN std_logic_VECTOR(4 downto 0); CLK: IN std_logic; SINE: OUT std_logic_VECTOR(8 do