低位触发器的Q与高位触发器的CP端连接。.PPT

数字电子 表7.1.4 74161的功能表 * 第七章 常用时序逻辑功能器件 计数器：统计时钟脉冲的个数。也可用于分频、 7.1 计数器 7.1.1 二进制计数器 1. 二进制异步计数器 定时、产生节拍脉冲等。 （1）. 二进制异步加计数器 结构：?. 将D触发器的 输出端与D输入端连接，构成T触发器； ?. 低位触发器的 与高位触发器的CP端连接。 二进制异步加计数器的逻辑图、状态图、波形图。 图7.1.1 (FIASH) 电路可作为分频器：Q0、Q1、Q2的周期分别是计数脉冲CP的2倍、4倍、8倍，即对CP构成2、4、8分频。 工作过程：CP上跳一次，Q0翻一次； Q0下跳一次，Q1翻一次； Q1下跳一次，Q2翻一次。 从初态000开始，每输入一个CP脉冲计数器状态加1，输入8个CP后计数器状态又为000，又称23进制加计数器，模八加计数器（M=8）。 （2）. 二进制异步减计数器 结构：?. 将D触发器的 输出端与D输入端连接，构成T触发器； ?. 低位触发器的Q与高位触发器的CP端连接。 二进制异步减计数器的逻辑图、状态图、波形图。 图7.1.4 (FIASH) 归纳： （1）n位二进制异步计数器由n 位T触发器构成（对D触发器，将D与 连接，对JK触发器，将其J、K加1）。各触发器之间的连接方式由加、减计数方式和触发器的触发方式决定。 （2）在异步计数器中，高位触发器的翻转必须在低位触发器翻转，产生进位或借位信号之后才能实现。因此，异步计数器工作速度低。 2.二进制同步计数器 为提高计数速度，采用同步计数方式。 CP脉冲同时接于各位触发器的CP输入端。当CP脉冲来到时，应该翻转的触发器是同时翻转的，没有各级延时时间的积累问题。 同步计数器也称为并行计数器。 （1） 二进制同步加计数器 采用JK触发器构成。 为使各触发器能在适当的时间翻转，必需对各触发器的J、K输入端加适当的控制逻辑。 结构：CP脉冲与各触发器的CP输入端连接； 图7.1.5 (FIASH) ，CP下跳一次Q0翻一次 时，CP下跳Q1翻 时，CP下跳Q2翻 时，CP下跳Q3翻 图7.1.5 (FIASH) 同步计数器触发器的翻转是同时进行的，工作速度比异步计数器高。 但是，控制电路复杂，其工作速度也受控制电路传输延时时间的限制。 二进制同步减计数器： 结构：CP脉冲与各触发器的CP输入端连接； （2） 二进制同步可逆计数器： 可逆计数器既可作加计数又能作减计数。 X=1： 加计数 X=0： 减计数 7.1.2 非二进制计数器 例7.1.1 用D触发器设计一个8421码十进制同步加计数器 同步计数器设计步骤： （1）确定状态数和触发器个数。 （2）列出状态表和驱动表。 （3）按驱动表作驱动方程。 （4）按驱动方程作逻辑图。 （5）画出完整的状态图，检查设计的计数器能否自起动。 （1）确定状态数和触发器个数 十进制计数器有十个状态需要四个触发器。 （2）列出状态表和驱动表 （3）按驱动表作驱动方程，采用卡诺图化简。 图7.1.9 (FIASH) （4）按驱动方程作逻辑图。 （5）画出完整的状态图，检查设计的计数器能否自起动。 按状态方程可求得现态为1010~1111的各个次态。 图7.1.9 (FIASH) 从完整的状态图中可见，电路能自起动。 (1)74161的功能 74161是4位二进制同步加计数器。 RD ：异步清零端 LD：预置数控制端 A、B、C、D：预置数据输入端 EP、ET：计数使能端 CP：时钟输入端 RCO：进位输出端 QA、QB、QC、QD ：计数输出端 7.1.3 集成计数器 1.集成计数器74161 、 74LS193 、 74LS290 （2） 74LS193的功能 74LS193的特点： 两个时钟输入端CPU和CPD ： 在RD=0、LD=1的条件下， CPD＝1，计数脉冲从 CPU输人，作加计数； CPU＝1，计数脉冲从 CPD输人，作减计数。 异步清零功能： 异步预置数功能： 清零信号 RD＝1时，计数器的输出将被直接置零； RD＝ 0，LD＝0时，立即把预置数据输人端A、B、C、D的状态置人计数器的QA、QB、QC、QD端。 74LS193的功能表 减 计 数 X X X X