32位高性能嵌入式CPU-CKCORE系列产品技术研讨会-中科院微电子.DOC

ConvergenSCTM 产品系列 基于SystemC的电子系统级设计解决方案 ConvergenSCTM Advanced System Designer是一个基于 SystemC的高性能设计和验证环境，由如下四个部分组成： System Designer（系统设计器）为客户提供业界最快的SystemC 仿真器和最先进的系统级分析功能，同时支持第三方验证工具接口；Platform Creator（平台生成器）是功能强大的图形开发环境，用户能够使用SystemC在TLM级快速建立、配置和优化SoC平台，并且能够使用针对SystemC的Interface Synthesis? 技术为SoC平台划分功能规范；RTL模块导入和网表生成功能能够自动导入VHDL和Verilog模块，使其能够和SystemC TLM级系统集成在一起；RTL连线生成功能能够自动生成TLM平台互连线的RTL实现； Advanced System Designer 提供两种流行的系统级设计方法——软硬件协同设计（常称为自顶向下设计方法）和基于平台的设计。 Interface Synthesis?技术提供功能丰富的软硬件协同设计能力 基于Interface Synthesis?技术的自顶向下设计方法使用户能够快速探索硬件、软件划分的各种解决方案来寻找出最佳，用户可以规划映射基于SystemC的可执行规范到可复用的功能模块和新的模块中。平台产生器允许设计者： 用SystemC在UT级创建功能规范；用ConvergenSC IP模型库中丰富的处理器、总线及外设来搭建SoC处理平台：这个平台可以是单个或多个处理器，同时具有总线和接口的TLM级SystemC；选择一个已经创建好的平台，用拖拽的方法非常方便地对平台功能进行划分： 功能模块如果放到任意一个处理器上, 则创建软件模块, 如果放到总线节点上, 则创建硬件模块；建立平台仿真来进行模拟执行和性能分析；根据分析结果更改平台的划分、更换处理器和总线结构或内存映射，然后重新建立仿真来进行模型执行和性能分析。 使用软硬件协同设计流程，设计者能够在“Grey area”（不清楚硬件还是软件才是最佳的实现方式）对系统的划分进行快速评估, 精确的模型能够让用户看到所有总线结构和存储体系的影响，并且用户在平台上以非常快速度运行软件程序。这对高度复杂系统来说, 大大节省了构建和验证可执行规范的时间，可执行规范为设计实现提供了强有力的参考依据, 降低了整个系统设计的风险。 快速SoC平台构建和重构 基于平台的设计方法将Platform Creator 和System Designer提供的系统级分析功能以及ConvergenSC IP模型库紧密地结合在一起，使平台体系结构设计者能够用SystemC在TLM级快速构建和验证可重构的平台。 快速探索系统互连线的最佳体系结构 在软硬件协同设计或基于平台的设计流程中，片上互连线体系结构是SoC结构优化的关键。ConvergenSC IP模型库有可选的常用总线标准SystemC TLM仿真器，如AMBA仿真器，这些仿真器经过编译可供ConvergenSC中分析使用，并可在Platform Creator搭建出所需的互连线拓扑结构，同时生成用户总线和片上网络互连线规范模型。根据设计任务，系统能够在TLM精度级别范围内选出合适的精度快速仿真： 快速、UT模型——用来为嵌入式软件开发创建一个寄存器级精确的平台，即“Programmers View”级（PV，程序员视图级）；引入可选时钟周期精度——适合于体系结构优化的决策，比如：高速缓存使用和总线吞吐量的最优化；TLM级——比RTL级运行快几百倍，但仍然能够保持系统级验证所需的时钟周期级的精确度。 RTL模块自动化集成到TLM级系统 Advanced System Designer支持HDL（VHDL和Verilog）模块导入并自动生成将模块连接到TLM总线上的Transactor，这使得用户可以容易地将从硬件设计组得到RTL模块集成到TLM模型平台中去，为仿真产生一个SystemC和HDL的混合网表。这样就提供了一个强有力的设计验证能力：使系统设计人员能“分而治之”的逼近实现系统级验证。 片上互连线的RTL生成 当设计中所有的外围硬件模块都是用RTL表示时，平台产生器能够导出一个完整的RTL网表。接口综合技术可以从TLM级平台模型自动生成RTL的互连线实现。为了具有该功能，使用的总线库必须包含可用的RTL总线生成功能。如AMBA在ConvergenSC模型库中就具有这个功能。CoWare服务团队还可以为用户自定义的总线提供RTL生成功能。 ConvergenSC IP模型库、LISATek及