VHDL 第二章 PLD.pptVIP

2.1 概述 组合电路：输出总是当前输入状态的函数； 时序电路：输出是当前系统状态与当前输入状态的函数，它含有存储元件。 组合电路，可以用“与门一或门”二级电路实现。 时序电路，可由组合电路加上存储元件，即锁存器、触发器、RAM ，构成的。 2.1.1 PLD发展 3.1.2 可编程逻辑器件的分类 按集成度(PLD)分类 从结构上分 （1）乘积项结构器件。 其基本结构为“与一或阵列”的器件，大部分简单PLD 和CPLD 都属于这个范畴。 (2）查找表结构器件。 由简单的查找表组成可编程门，再构成阵列形式。FPGA 是属于此类器件。 从编程工艺上分 (l)熔丝（Fuse）型器件。 (2)反熔丝（Anti-fuse）型器件。 (3) EPROM 型。 (4)EEPROM型。 (5) SRAM 型。 (6)Flash型。 在习惯上还有另一种分类, 对于单个可编程器件,按掉电后重新上电能否保持编程的逻辑分: 可以保持的称为CPLD,不能保持的称为FPGA. 2.2 简单PLD原理 3.2.1 电路符号表示 2.2.2 PROM 2.2.2 PROM 2.2.2 PROM 2.2.3 PLA PROM 实现组合逻辑函数在输入变量增多时，PROM 的存储单元利用效率大大降低，PROM 的与阵列是全译码器，产生了全部最小项，在实际应用时，绝大多数组合逻轼函数并不需要所有的最小项。可编程逻辑阵列PLA 对PROM 进行了改进。PROM 的或阵列可编程，与阵列不可编程；PLA 则是与阵列和或阵列都可编程，图2一13 是PLA 的阵列图表示。 图3-13 PLA逻辑阵列示意图 任何组合函数都可以采用PLA 来实现，由于与阵列不采用全译码的方式，标准的与或表达式己不适用。因此需要把逻辑函数化成最简的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。在有多个输出时，要尽量利用公共的与项，以提高阵列的利用率。 2.2.4 PAL PLA 的利用率很高，但是与阵列、或阵列都可编程的结构，造成软件算法过于复杂，运行速度下降。 在PLA 后又设计了另外一种可编程器件，可编程阵列逻辑-PAL。PAL的结构与PLA 相似，也包含与阵列、或阵列，但是或阵列是固定的，只有与阵列可编程。 图2-15PAL结构 图2-16 PAL的常用表示 PAL 加上了输出寄存器单元后，就实现了时序电路的可编程 PAL16V8的部分结构图 2.2.5 GAL PAL一般采用熔丝工艺生产，一次可编程，修改不方便．在中小规模可编程应用领域，PAL 已经被GAL取代。 GAL 即通用阵列逻辑器件， GAL采用了EEPROM 工艺，具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。 GAL在“与一或”阵列结构上沿用了PAL 的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL 的输出部分增加了输出逻辑宏单元OLMC( Output Macro Cell ）。 PLD的总体结构（以MAX7000为例） 分为三块结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。 宏单元是PLD的基本结构，由它来实现基本的逻辑功能。图中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。 可编程连线负责信号传递，连接所有的宏单元。 I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 图1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。 宏单元的具体结构 左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。 后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。 图右侧是一个可编程D触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。 2.4 FPGA GAL、CPLD都是基于乘积项的可编程结构，即可编程的与阵列和固定的或项组成。 FPCA ，使用了另一种可编程逻辑的形成方法．即可编程的查找表（Look UP Table , LUT）结构