(四)VHDL语言构造体描述方式.pptVIP

【例4-6】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGEND.ALL； ENTITY mux4 IS PORT (input:IN STD_LOGIC_VECTOR (3 DOWNTO 0)； sel:IN STD_LOGIC_VECTOR (1 DOWNTO 0)； y:OUT STD_LOGIC)； END mux4； ? ARCHITECTURE rtl OF mux4 IS BEGIN y=input(0) WHEN sel=00 ELSE input(1) WHEN sel=01 ELSE input(2) WHEN sel=10 ELSE input(3)； END rtl； 图4-5 二选一电路的原理图 【例4-7】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGEND.ALL； ENTITY mux2 IS PORT (input:IN STD_LOGIC_VECTOR (1 DOWNTO 0)； sel:IN STD_LOGIC； y:OUT STD_LOGIC)； END mux2； ? ARCHITECTURE rtl OF mux2 IS BEGIN y=input(0) WHEN sel=1 ELSE input(1)； END rtl； 【例4-8】 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGEND.ALL； ENTITY mux2 IS PORT (in0，in1，sel:IN STD_LOGIC； y:OUT STD_LOGIC)； END mux2； ? ARCHITECTURE rtl OF mux2 IS SIGNAL tmp1，tmp2，tmp3:STD_LOGIC； BEGIN tmp1=in0 AND sel； tmp2=in1 AND (NOT sel)； tmp3=tmp1 OR tmp2； y=tmp3； END rtl； 对于例4-7，是将二选一电路看成一个黑框，编程者无需了解二选一电路内部的细节，只要知道外部特性和功能就可以进行正确的描述。而对于例4-8编程者就必须了解二选一电路是怎样构成的，内部采用了哪些门电路。只有了解了这样一些细节，才能用VHDL语言进行正确的描述。所以从编程效率及编程难度上来看，应该选择例4-7的这种编程方法来编写RTL描述方式的程序。 随着CAD技术的发展，人们也正在探讨如何对用行为描述方式的程序进行逻辑综合，如能做到这一点，这将会大大提高CAD技术的水平。 4.2.2 使用RTL描述方式应注意的几个问题 1. “X”状态的传递 在目前的RTL设计中要对所设计的程序进行仿真检验，而且在逻辑电路综合以后还有必要对综合的结果进行仿真。之所以要进行二次仿真，是因为在仿真过程中存在“X”传递的影响。它可使RTL仿真和门级电路仿真产生不一致的结果。 所谓“X”状态的传递，实质上是不确定信号状态的传递，它将使逻辑电路产生不确定的结果，不确定“状态”在RTL仿真时是允许出现的，但是在逻辑综合后的门级电路仿真中是不允许出现的。 例4-9是一个二值输入的器件的RTL描述。当sel=1时，其输出y为“0”；而当sel=0时，其输出y为“1”。如果在这里sel的状态为“X”，那么，因为“X”不是“1”，故程序执行ELSE项，使输出为“1”。这样“X”状态就从前一段传递到后一段，在仿真时认为电路是正确的。现在将例4-9的描述顺序改变一下，如例4-10所示。 【例4-9】 PROCESS (sel) BEGIN IF (sel=1) THEN y=0； ELSE y=1； END IF； END PROCESS； 【例4-10】 PROCESS (sel) BEGIN IF (sel=0) THEN y=1； ELSE y=0； END IF； END PROCESS； 同样当sel=X时，输出的y值将变为“0”。为了防止这种不合理的结果，在例4-9中增加一项y=′X′输出项，如下例所示。 PROCESS (sel) BEGIN IF (sel=1) THEN y=0； ELSIF (sel=0) THEN y=1； E