第2讲 80X86计算机组织.pptVIP

第2章 80X86计算机组织 2.1 80X86 微处理器 8086片内片外有：16位DB，20位AB，直接寻址空间1MB。 2.1.1 8086 CPU的内部结构 1.指令执行单元EU 算术逻辑运算单元ALU ，标志寄存器PSW ，寄存器组。 2.总线接口单元BIU （1）4个16位的段地址寄存器组：提供外部存储器或I/O端口地址的段地址。 （2）16位的指令指针寄存器IP：提供外部取指令时的偏移地址。 （3）20位的物理地址加法器：将16位的段地址和16位的偏移地址变换成20位的片外存储器或I/O端口物理地址。 （4）6字节的指令缓冲队列：存放6字节的等待执行的指令代码。 （5）总线输入/输出控制电路：完成片外的取指令和数据传输的总线时序控制。 2.1.2 8086的引脚及其功能 2.1.2 8086的引脚及其功能 8086/8088 CPU 可以工作在两种工作模式下（最大和最小工作模式），每种模式下的引脚功能有很大不同。且由于制造工艺的限制，8086/8088 CPU芯片采用了40引脚的DIP封装（双排直列式封装），因此，部分引脚采用了分时复用方式。 最小工作模式下的各引脚功能如下： AD0-AD15 (Address Data Buss) 16条地址/数据总线，三态，分时复用功能信号。传送地址传输时单向输出，传送数据时双向输入/输出。 A16/S3-A19/S6 (Address/Status) 地址/状态信号，三态，单向输出功能，分时复用信号 BHE/S7（Bus High Enable/Status） 高8位数据总线允许/状态复用引脚。 RD(Read)与WR (Write) RD 读命令信号，三态，单向输出，低电平有效。在总线读周期的T2、T3、TW状态有效。当总线处于“保持相应”周期时，被置成高阻状态。 WR 写命令信号，三态，单向输出，低电平有效。在总线写周期的T2、T3、TW状态有效。当总线处于“保持相应”周期时，被置成高阻状态。 ALE(Address Latch Enable) 地址锁存允许信号，单向输出，高电平有效， 用作地址锁存器的锁存控制信号。 DEN(Data Enable)与DT/R (Data Transmit/Receive) DEN 数据允许信号，三态，单向输出，低电平有效。用作数据总线驱动器的数据输入/输出允许信号，提高数据总线的带负载能力。在DMA方式时，被置成高阻。 DT/R 数据发送/接收方向控制信号，三态，单向输出。当DT/R=0时，表示CPU从外部接收数据，当DT/R=1时，表示CPU往外部发送数据，用来作为数据总线驱动器的数据传送方向控制。 M/IO(Memory/Input and Output) 存储器或I/O端口控制信号，三态，单向输出。当M/IO=0时，表示当前CPU正在访问存储器，当M/IO=1时，表示当前CPU正在访问外部的I/O端口，在整个总线周期有效。当总线处于“保持相应”周期时，被置成高阻状态。 MN/MX(Minimum/Maximun) 工作模式选择信号，输入。当MN/MX接+5V时，8086 CPU工作于最小工作模式，当MN/MX接地时，8086 CPU工作于最大工作模式，此时，CPU可以支持构成多处理器系统。 NMI（Non-Maskable Interrupt）与INTR(Interrupt Request) NMI 不可屏蔽中断请求信号，输入，边沿触发，正跳变有效。 INTR 可屏蔽中断请求信号，输入，边沿触发或电平触发，当INTR=1，表示外设向CPU发出中断请求，CPU在当前指令周期的T4状态去采样该信号，若此时允许中断，CPU响应中断，执行中断服务程序。 INTA(Interrupt Acknowledge) 中断响应信号，输出，低电平有效。CPU响应中断时发两个负脉冲。第一个负脉冲，表示CPU响应了外设发来的中断申请信号INTR。第二个负脉冲，通知外设向数据总线上放中断类型号。 HOLD（Hold Request）与HLDA(Hold Acknowledge) HOLD 总线请求信号，输入，高电平有效。当系统中CPU之外的另一个控制器要求使用总线时，通过它向CPU发一高电平的请求信号,告诉CPU要求使用总线。 HLDA 总线请求响应信号，输出，高电平有效。当HLDA有效时，表示CPU对其它控制器的总线请求作出响应，与此同时，所有与三总线（AB、DB、CB）相接的CPU的线脚呈现高阻抗状态，从而让出总线。总线请求部件获得总线控制权后，可进行总线操作，待操作完后，撤销HOLD请求，CPU才将HL