第2章 QiartuaII使用方法.pptVIP

第2章QiartuaII的使用方法;2.1 Quartus II 设计流程;2.1 Quartus II 设计流程;2. 创建工程;2. 创建工程;2. 创建工程;2. 创建工程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;4．全程编译 Processing-Start Complication启动全程编译;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;图4-13 向波形编辑器拖入信号节点;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.1 QuartusII设计流程;2.2 嵌入式逻辑分析仪;2.2 嵌入式逻辑分析仪;2.2 嵌入式逻辑分析仪;2.2 嵌入式逻辑分析仪;2.3 编辑SignalTapII的触发信号;2.3 编辑SignalTapII的触发信号;2.3 编辑SignalTapII的触发信号;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;图4-42 LPM宏功能块设定;图4-43 选择data_rom模块数据线和地址线宽;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;2.4 LPM_ROM宏模块应用;【例4-3】 LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY altera_mf; USE altera_mf.altera_mf_components.all; --使用宏功能库中的所有元件 ENTITY data_rom IS PORT (address : IN STD_LOGIC_VECTOR (5 DOWNTO 0); inclock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END data_rom; ARCHITECTURE SYN OF data_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0); COMPONENT altsyncram --例化altsyncram元件，调用了LPM模块ltsyncram GENERIC ( --参数传递语句 intended_device_family : STRING; --类属参量数据类型定义 width_a : NATURAL; widthad_a : NATURAL; numwords_a : NATURAL; operation_mode : STRING; outdata_reg_a : STRING; address_aclr_a : STRING; outdata_aclr_a : STRING; width_byteena_a : NATURAL; init_file : STRING; lpm_hint : STRING; lpm_type : STRING ); PORT ( clock0 : IN STD_LOGIC ; --altsyncram元件接口声明 address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0); q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END COMPONENT;;（续上） BEGIN q = sub_wire0(7 DOWNTO 0); altsyncram_component : altsyncram GENERIC MAP ( intended_device_family = Cyclone, --参数传递映射 width_a = 8, --数据线宽度8 widthad_a = 6, --地址线宽度6 numwords_