2012年电路基础模块集成块练习题.docVIP

图2.16 74148 8线-3线优先编码器 74138集成译码器 二-十进制译码器7442 7448的逻辑原理图和外引线端子图 七段显示译码器48与BS201A的连接方法 双4选1数据选择器153引脚排列图 用译码器构成数据分配器 试题1：试设计实验四人表决电路。其中A同意得2分，其余三人B、C、D同意各得1分，总分大于或等于3分时通过。用与非门74LS00和74LS20 。 与非门74LS00和74LS20管脚示意图 试题2：试设计实验三人表决电路。其中A B、C同意各得1分，总分大于或等于2分时通过。用与非门74LS00和74LS20 。 与非门74LS00和74LS20管脚示意图 试题3：试设计实验三人表决电路。其中A B、C同意各得1分，总分大于或等于2分时通过，A有否决权。用与非门74LS00。 与非门74LS00管脚示意图 试题4：试利用一个集成运算放大器构成一个可以实现以下功能的加法运算电路， (）。 集成运放管脚排列如图： 画出电路图： 试题5：试利用一个集成运算放大器构成一个可以实现以下功能的减法运算电路。 （） 集成运放管脚排列如图： 试题6：试用74LS161，反馈采用置数法设计实验一个4--9的计数器，并用实验装置的数码管显示出结果。 集成计数器74LS161、 74LS00、 74LS20管脚： 集成计数器74LS161功能表 工作方式 输 入 输出Qn CP CEP CET Ｄｎ Ｑｎ 复位 0 × × × × × 0 并行输入 1 ↑ × × 0 1/0 1/0 保持 1 × 0 0 1 × 保持 1 × 0 1 1 × 1 × 1 0 1 × 计数 1 ↑ 1 1 1 × 计数 设计图： 试题7：只用一片74LS161，设计一个4--8的计数器，并用实验装置的数码管显示出结果。 集成计数器74LS161管脚： 集成计数器74LS161功能表 工作方式 输 入 输出Qn CP CEP CET Ｄｎ Ｑｎ 复位 0 × × × × × 0 并行输入 1 ↑ × × 0 1/0 1/0 保持 1 × 0 0 1 × 保持 1 × 0 1 1 × 1 × 1 0 1 × 计数 1 ↑ 1 1 1 × 计数 设计图： 试题8：试用74LS161采用反馈置零法设计实验一个0--7的计数器，并用实验装置的数码管显示出结果。 集成计数器74LS161、 74LS00、 74LS20管脚： 集成计数器74LS161功能表 工作方式 输 入 输出Qn CP CEP CET Ｄｎ Ｑｎ 复位 0 × × × × × 0 并行输入 1 ↑ × × 0 1/0 1/0 保持 1 × 0 0 1 × 保持 1 × 0 1 1 × 1 × 1 0 1 × 计数 1 ↑ 1 1 1 × 计数 设计图： 试题9：用74LS86设计四地控制一盏灯的逻辑电路 异或门74LS86管脚示意图 试题10：设计三地控制一盏灯的逻辑电路，要求用译码器74LS138、与非门74LS20。 与非门74LS20管脚示意图 中规模集成3--8线译码器74LS138的管脚排列及逻辑功能表： 片选端 译码地址 译码输出 1 ?????1 1 1 1 1 1 1 1 ?1 ????1 1 1 1 1 1 1 1 ??0 ???1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 试题14：用74LS138和74LS20设计全减器。 说明：74LS138译码地址输入端为、和，高电平有效；译码输出端低电平有效；、和为复合片选端，仅当0；0；1时，译码器正常工作。 （1）设计图 ——被减数； ——减数； ——来自低位的借位； ——差； ——本位向高位的借位 （2）真值表 试题15：用74LS112设计一个3进制同步计数器。 要求：1、状态表；2、写出状态方程；3、驱动方程；4、画出电路图；5、搭接电路，用电平指示器或数码管显示输出结果。 74LS112管脚图如下 试题16：设计一个直接