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PAL_D电视信号VHDL及VERILOG HDL程序代码
PAL_D电视信号VHDL以及verilog源程序！ FPGA设计PAL_D电视信号！VHDL源程序！两个程序都是黑白的video信号，输出可以直接在视频显示器上显示。 --############################################################################# --??File Name :TV_SIGNAL05.VHD --??Version:?? 1.0??????????????????????Data : --??Time :???? 11:52 --??Author :?? Email:??htank@163.com --??Commany:?? --??LOGIC CORE:???????? TV SIGNLA??module?????? --??MODULE NAME:????????TV_SIGNAL04 --??FUNCTIONAL DESCRIPTION : --??????This module is the TV SIGNAL. --?????? --????????Copyright (C)1997-2003 *****Corporation --############################################################################# LIBRARY ieee; USE ieee.std_logic_1164.all; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TV_SIGNAL05 IS PORT( ????????VCLK_39?????????????? : IN??STD_LOGIC;??--3.9mhz ????????VCLK_165???????????? : IN??STD_LOGIC;??---16.5mhz ????????VIDEO??????????????????: OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END TV_SIGNAL05 ; ARCHITECTURE a OF TV_SIGNAL05??IS SIGNAL????HRST_D????????????????: STD_LOGIC; SIGNAL????HRST_B_D??????????????: STD_LOGIC; SIGNAL????VRST_B_D??????????????: STD_LOGIC; ????SIGNAL????HSYNC_L,VSYNC_L?????? : STD_LOGIC; SIGNAL????COM_VH_D,COM_VH_DD????: STD_LOGIC; SIGNAL????VRST_B_DD???????????? : STD_LOGIC; ????SIGNAL????VLINE???????????????? : INTEGER RANGE 0 TO 625; ????SIGNAL????RESET???????????????? : STD_LOGIC; ????SIGNAL????COM_VH_B_D????: STD_LOGIC; BEGIN PROCESS (VCLK_39) ????VARIABLE temp : INTEGER RANGE 0 TO 31; ?? BEGIN IF (Vclk_39EVENT AND Vclk_39= 1) THEN ????????????IF TEMP=20 THEN ??????????????RESET?? =1; ???????????? ELSE ??????????????RESET?? =0; ??????????????TEMP:= TEMP +1; ????????????END IF; ????????END IF;???? END PROCESS; PROCESS (VCLK_39,reset) ----TV,VGA_TV_ST ????VARIABLE temp_tv : INTEGER RANGE 0 TO 255; ????VARIABLE VLINE???? : INTEGER RANGE 0 TO 628; －－－2003.10.20修改 BEGIN ?? IF?? reset =0 THEN --VGA_TV_ST=1 OR ????temp_tv := 0; ????????????VLINE:= 1; ???????????? ELSIF (VCLK_39EVENT AND VCLK_39= 1) THEN ??????temp_tv :=temp_tv +
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