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1 一位全加器及四位全加器
EDA实验报告书
姓名 学号 实验时间 课题名称
一位全加器及四位全加器 实验目的 1.掌握MAX+plusⅡ的使用方法。
2.掌握原理图输入的设计方法。
3.学习利用一位全加器设计多位全加器的方法。 设计要求 用原理图设计全加器 设计思路 设计原理图及源程序
仿真波形图
实验结果
问题讨论 1.试比较利用卡诺图直接设计四位全加器和利用一位全加器设计四位全加器这两种方法的优缺点。
答：卡诺图直接设计四位全加器的优点是：没有进行产生逻辑，运算速度快。一位全加器设计四位全加器是串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
2.本实验中设计的4位全加器有何缺陷？
答：这种全加器的最大缺点是运算速度慢。在最不利的的情况下，做一次加法运算需要经过四个全加器的传输延迟时间才能得到稳定可靠的运算结果 教师评分 操作成绩
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