quartus重要错误提示.pdfVIP

AlteraQuartusII ( ) AlteraQuartusII ( ) AAlltteerraaQQuuaarrttuussIIII (( )) 打造 警告强帖 原创 QuartusII , warning, , , F1 在 下进行编译和仿真的时候会出现一堆 有的可以忽略有的却需要注意虽然按 可以 了解关于该警告的帮助但有时候帮助解释的仍然不清楚大家群策群力把自己知道和了解的一些关于警告, , , 的问题都说出来讨论一下免得后来的人走弯路, . 下面是我收集整理的一些有些是自己的经验有些是网友的希望能给大家一点帮助如有不对的地方请, , , , , 指正,如果觉得好,请版主给点威望吧,谢谢 1.Foundclock-sensitivechangeduringactiveclockedgeattimetimeonregistername 原因：vectorsourcefile中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变 化。而时钟敏感信号是 不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vectorsourcefile 2.VerilogHDLassignmentwarningatlocation:truncatedvaluewithsizenumbertomatchsizeof target(number : HDL , :reg[4:0]a; 32 , 原因 在 设计中对目标的位数进行了设定如 而默认为 位将位数裁定到合适的大小 措施 如果结果正确无须加以修正如果不想看到这个警告可以改变设定的位数: , , , 3.Allreachableassignmentstodata_out(10)assign0,registerremovedbyoptimization 原因 经过综合器优化后，输出端口已经不起作用了: 4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymay changefittingresults : 9 原因 第 脚，空或接地或接上了电源 : ‘0’ ‘1’ 措施 有时候定义了输出端口，但输出端直接赋 ，便会被接地，赋 接电源。如果你的设计中这些端口就 是这样用的，那便可以不理会这些warning 5.Foundpinsfunctioningasundefinedclocksand/ormemoryenables 原因 是你作为时钟的: PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在 电路当中起到了时钟管脚的 flip-flop clk QuartusII “clk” 作用，比如 的 管脚，而此管脚没有时钟约束，因此 把 作为未定义的时钟。 : clk “notclock” clocksetting 措施 如果 不是时钟，可以加 的约束；如果是，可以在 当中加入；在某些对时 钟要求不很高的情况下，可以忽略此警告或在这里修改:AssignmentsTiminganalysis settings...Individualclocks...... 6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary 原因 因为: MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的要等, Servic