verilog hdl 编码规范.pdf

verilog hdl 编码规范 2012/8/17（最后修改） 南昌大学 VERILOG HDL 编码规范 （仅供队内使用） 南昌大学机器人队 - 1 - verilog hdl编码规范 verilog hdl编码规范 南昌大学机器人队 [2012/8/17] 肖诗强(创建) 2011年11月17日 袁一涵(整理) 2012年08月17日 （仅供队内使用） - 2 - verilog hdl编码规范 目录 目录 - 3 - 正文 - 8 - 【1】 宗旨 - 8 - 【2】 编写可综合的RTL级 VERILOG模块代码时必须遵守的要点 - 9 - 2.1 不允许在代码中出现的语句 - 9 - 2.2 建议尽量采用的要点 - 10 - 2.3. 命名规则 - 11 - 2.4 重要名词的中英文对照和解释 - 21 - 【3】 命名习惯 - 22 - 3.1 每文件最多只能包含一个模块。 - 22 - 3.2 文件命名方式 - 22 - 3.3 用不同的扩展名区分模拟信号、数字信号和混合信号的Verilog 文件。 - 23 - 3.4 命名必须由字母和数字和下划线构成 - 23 - 3.5 命名必须以字母开头，不能以下划线开头 - 23 - 3.6 名字中不能包含任何转义字符（ESCAPED NAMES） - 23 - 3.7 必须用下划线隔开由几个词组成的部件名 - 23 - 3.8 在整个设计中，命名风格和拼写风格必须保持一致和连贯 - 24 - 3.9 Verilog 代码中模块的命名要必须与文件名字完全一致（扩展名除外） - 24 - 3.10 表示常量的命名必须大写 - 24 - 3.11 线网名，变量名，结构名和对象名必须都用小写字母表示 - 24 - 3.12 每个部件必须有自己独特的名字，绝对不允许用与别的部件相同的名字 - 25 - 3.13 必须使用有意义的命名 - 25 - 3.14 不允许使用Verilog 和VHDL 的关键词 - 25 - 3.15 宏定义必须放在模块内或者放在专门定义宏的文件中，统一管理 - 25 - 3.16 对于后缀的使用必须制定严格的规定- 26 - 3.17 对低电平有效信号进行命名时，必须使用“_n” 作为名字的后缀 ，其他情况 一律不允许使用“_n ”作为名字的后缀。 - 26 - 3.18 以“_clk”结尾的信号名 - 26 -