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收集整理 加法器设计介绍 算术逻辑部件主要处理算术运算指令和逻辑运算指令，它的核心单元是加法器。这个加 法器是影响算术逻辑部件整体性能的关键部分，因为几乎所有的算术运算和逻辑运算，都要 通过它来完成。 加法器结构包括串行进位加法器(Carry Ripple Adder，CRA) 、进位跳跃加法器(cany skip Adder ，CKA)，以及较高速度的进位选择加法器(carry select Adder，CSA)、超前进位加法器 (Can 了 Look—a}lead Adder ，CLA)和并行前缀加法器(Parallel Prcfix Adder)等。 串行进位加法器(CRA) 串行进位加法器是最简单、最基本的加法器结构。串行进位加法器的进位像水波一样依 次通过每位，因此也称为“行波进位加法器” 。它每次只能进行一位运算，因此速度很慢。 如下图所示 进位跳跃加法器(CKA) 进位跳跃加法器是串行进位加法器的改进结构。它将整个加法器分为几个组，如果某组 的所有进位传播信号都为“1”，则将该组的进位输入直接传送到输出，而不需要进行进位运 算。这个过程好像进位做了一个跳过该组的动作，因此称为进位跳跃加法器。 为了实现跳跃进位，每组需要增加一个多路选择器和一个与门，这种结构可以提高加法 器的运算速度，但是，速度的提高只有在某些特定的情况下才会出现。如下图所示 收集整理 进位选择加法器(CSA) 进位选择加法器采用资源复制的基本思想，用硬件来换取速度。它将整个加法器分为几 个组，每组有两条路径，进位输入为“O”和“1”的两种情况通过两条路径同时计算。一 旦该组进位输入信号到来，通过多路选择器选择正确的进位输出与和值。如下图所示 由于采用了前瞻的思想，因此进位选择加法器的速度有很大提高。如果整个加法器分为 M 组，则运算延时可由第一组进位延时、M 个多路选择器的延时及一个和产生延时相加得 到。进位选择加法器虽然具有较快的速度，但由于它采用了资源复制的方法，因此实现代价 也成倍增加。 一般的进位选择加法器每组具有相同的位数，延迟也与位数成线性关系，称为“线性进 位选择加法器” 。如果不把每组设置为相同的位数，而是从低位到高位组内位数逐渐增大， 例如第一组 2 位，第二组 3 位，等三组 4 位，等等。这种逐组位数加长的方法使加法器结构 具有亚线性延迟的特性。经过计算，这种结构的延迟与位数的平方根成正比，因此称为“平 方根进位选择加法器” 。 收集整理 超前进位加法器(CLA) 在设计更快速的加法器时，避免逐级进位很重要，但是这一效应仍然以某种形式存在于 进位跳跃和进位选择加法器中。超前进位加法器提供了一种解决该问题可能的方法。在超前 进位加法器中，当进位输入 Cin 进入超前进位模块，各级的进位输出将同时产生，每一位的 进位输出与和值输出都与前面的位无关，因而有效地消除了逐级进位效应，因此加法时间与 位数无关。如下图所示 但是，与位数无关的加法时间只是一种理想的情况，真正的延时至少随位数线性地增加。 这是由于当位数Ⅳ增大时，超前进位模块具有很大的扇入，这将使电路结构较复杂；如果用 较简单的门来实现，则要求多个逻辑层次。这两种情况都会使传播延时增加。而这种加法器 的面积也随着位数增大而迅速增加。因此，超前进位结构常用在位数较小的情况，～般来说 位数不大于 4 。 并行前缀加法器(Prefix) 并行前缀加法器是超前进位的一种改进结构，它将Ⅳ位加法器的进位传播信号层次化地 分解为Ⅳ位子组合，并将进位产生和进位传播组织成递归的树型结构。并行前缀加法器使用 一种特殊的方式产生各位的进位输出，这种方式称为“前缀运算(Prefix Compu 诅 tion)” 。所 有进位产生和传播信号并行地通过前缀运算单元进行运算，同时输出进位信号。各个前缀运 算单元通过递归的方式连接起来，即可形成整个加法器。如下图所示 收集整理 对于 N 位加法运算，并行前缀加法器最少只需 logN 步就可完成进位的运算，因此也称 为“对数超前进位加法器” 。并行前缀加法器的运