基于FPGA的8B10B编码器设计.docVIP

基于FPGA的8B10B编码器设计 一、实验目的 1.熟悉用Quartus编译Verilog语言的方法。 2.掌握用Verilog HDL语言描述加法器的方法。 3.利用IP核建立编码器，参数化IP核。 4.顶层文件设置。 二、实验原理 将8 bit数据分成3 bit和5 bit两组,分别对应10 bit中的4 bit和6 bit,直流平衡代码的不平衡度就是通过“0”的个数减去“1”的个数来计算得到的。如果4 bit和6 bit的各分组中“0”和“1”的个数相等,称为完美平衡代码,或称为完美的直流平衡代码,无需补偿,但是这种情况是不可能的。因为在4bit的子分组中,16种编码中只有6种是完美平衡的,这对于3 bit的8种编码值是不够的。同时,在6bit的子分组中也只有20种编码是完美平衡的,对于5 bit的32种编码值也是不够的。由于4 bit和6bit的两个子分组都是偶数个位数,而不平衡度不可能是“+1”或“-1”,因此,在8B /10B编码方案中还要使用不平衡度为“ +2 ”和“-2”的值。在编码过程中,用一个极性偏差(running disparity,RD)参数表示不平衡度,在不平衡时用2个10 bit字符表示一个8位字符,其中一个称为RD -,表示“ 1”的个数比“0”的个数多2个,另一个称为RD+,表示“0”的个数比“1”的个数多2个。 8B /10B编码方法是把8 b