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EDA技术及应用_第5章_4
5.5 VDHL程序设计实例
5.5.1 常用组合电路的设计
组合逻辑是电路设计的基础,组合逻辑的描述可通过并行信
号赋值语句或纯组合逻辑行为的进程语句来实现。
并行赋值语句：
1、简单信号赋值语句
2、条件信号赋值语句
3、选择信号赋值语句
进程语句：
为了保证一个进程语句能生成组合逻辑，在进程语句里所有
被读入的信号都必须包含在该进程语句的敏感表中。
1
5.5.1.1 门电路
1、与门
方法1：直接信号赋值
library ieee;
use ieee.std_logic_1164.all;
entity and_2 is
port (a : in std_logic;
b : in std_logic;
y : out std_logic );
end and_2;
architecture behave of and_2 is
begin
y=a and b;
end behave;
2
方法2 ：进程内信号赋值
• 注意要将a和b都加入敏感信号表。
• architecture behav of and_2 is
• begin
• process( a, b )
• begin
• y = a and b;
• end process;
• end behav;
3
方法3：进程if条件赋值
• 经过分析发现，只有a和b都为1的时候y才会输
出1。所以描述如下：
• architecture behav of and_2 is
• begin
• process( a, b )
• begin
• if ( a = ‘1’ and b = ‘1’ ) then
• y = ‘1’;
• else y=‘0’;
• end if;
• end process;
• end behav;
4
方法4 ：进程if条件赋值
• 经过分析发现，a = ‘1’时，y会跟踪b 的变化，即y= b 。
• architecture behav of and_2 is
• begin
• process( a, b )
• begin
• if a = ‘1’ then
• y = b;
• else y=‘0’;
• end if;
• end process;
• end behav;
5
2.与非门
library ieee;
use ieee.std_logic_1164.all;
entity nand_2 is
port ( a : in std_logic;
b : in std_logic;
y : out
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