fpga实验二报告(西南科技大学08级).docVIP

实验二　　含异步清0和同步使能的4位加法计数器 一、实验目的： 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。 二、原理说明： 图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。由图2-1所示， 4位锁存器； rst是异步清0信号，高电平有效； clk是锁存信号； D[3..0]是4位数据输入端。 ENA是使能信号，当ENA为1时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为0时将0000加载于锁存器。 图2-1含计数使能、异步复位和计数值并行预置功能4位加法计数器 三、实验内容： 1、在QuartusII上对例2-1进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 【例2-1】 module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); input CLK,RST,ENA; output CLK_1,RST_1,ENA_1; output[3:0] OUTY; output COUT; reg[3:0] OUTY; reg COUT; wire CLK_1; wire RST_1; wire ENA_1; assign CLK_1 = CLK; assign RST_1 = RST; assign ENA_1 = ENA; always@(posedge CLK or negedge RST) begin if(!RST) begin OUTY=4b0000; COUT=1b0; end else if(ENA) begin OUTY=OUTY+1; COUT=OUTY[0] OUTY[1] OUTY[2] OUTY[3]; end end endmodule 2 保存计数器程序为CNT4B.vhd，进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正确性 3 锁定引脚 pin location DE2上的名称 ENA PIN_N25 SW[0] CLK PIN_G26 KEY0 RST PIN_N23 KEY1 OUTY[0] PIN_AC21 LEDR[7] OUTY[1] PIN_AA14 LEDR[8] OUTY[2] PIN_Y13 LEDR[9] OUTY[3] PIN_AA13 LEDR[10] COUT PIN_Y12 LEDG[8] CLK_1 PIN_AE22 LEDG[0] RST_1 PIN_AF22 LEDG[1] ENA_1 PIN_AE23 LEDR[0] 下载 采用JATG方式进行下载，通过ENA,CLK,RST输入，观察的LEDR[0]，LEDR[7]，LEDR[8]，LEDR[9]，LEDR[10]，LEDG[0]，LEDG[1]，LEDG[8]亮灭验证计数器的逻辑功能。 5 仿真结果 四、思考题： 1、改写例2-1，用两个always语句实现模块功能？ always@(posedge CLK or negedge RST) begin if(!RST) begin OUTY=4b0000; COUT=1b0; end always@(posedge CLK or negedge RST) if(ENA) begin OUTY=OUTY+1; COUT=OUTY[0] OUTY[1] OUTY[2] OUTY[3]; end end 2、逻辑分析仪的功能是什么？它在FPGA设计中的作用是什么？简述SIGNALTAP II的使用流程。 答案：（1）它可以通过同步调试分割到多颗FPGA的设计，来大大提高SoC设计师的产量。 （2）SignalTap II 文件的基本流程：1．设置采样时钟 2．设置被测信号。