数电期末设计 设计报告.docVIP

数字电子技术基础期末作业 100进制计数器及显示电路设计报告 完成时间： 2012/5/28 班 级: 电子信息工程1003班 学 号： 100402307 姓 名： 郑智园 指导教师： 孙洪林  摘要 本设计是一个100进制的计数器，包括原理设计方案以及硬件实现方法。计数器由两个十进制计数器构成，并由脉冲信号触发，实现计数功能，并且通过编码器编码的方式使用按键对计数器进行置数，使其能够从任意两位数开始计数，从而达到了100进制计数及显示的设计要求。 关键词：计数器；脉冲发生；数码管显示  Abstract The design is a 100-hex counter, including the principles of design and hardware implementation. The counter consists of two decimal counter triggered by the pulse signal,to achieve the function of counting and setting the number using the keys on the counter through the way of the encoder so that it can start from any two-digit count, which reached 100 hex counting and display design requirements. Keywords: counter; pulse; digital display  目录 摘要 Ⅰ Abstract Ⅱ 目录 Ⅲ 1.设计要求 1 2.设计方案 1 2.1 系统设计方案 1 2.2 系统总体设计 3 2.3 模块方案 3 2.3.1 计数模块 3 2.3.2 显示模块 4 2.3.3 置数模块 4 2.3.4 电源模块 5 2.3.5 时钟脉冲模块 5 2.4 系统实现方案 6 2.4.1系统工作流程： 6 2.5.硬件实现方案 7 3.心得体会 7 4.改进意见 7 5. 文件说明 7 参考文献 8 1.设计要求 设计一个100进制计数器，能够从任意数字开始计数，并且拥有暂停计数，清零计数功能。计数器由脉冲信号触发。 2.设计方案 2.1 系统设计方案 同步十进制计数器原理： 图2.1.1所示电路是用T触发器组成的同步十进制加法计数器电路，它是在同步二进制加法计数器电路的基础上略加修改而成的。 由图2.1.1可知，如果从0000开始计数，则直到输入第九个计数脉冲为止，它的工作过程与同步二进制计数器相同。计入第九个计数脉冲后电路进入1001状态，这时Q’3的低电平使门G1的输出为0，而Q0和Q3的高电平使门G3的输出为1，所以4个触发器的输入控制端分别为T0=1、T1=0、T2=0、T3=1。因此，当第十个计数脉冲输入后，FF1和FF2维持0状态不变，FF0和FF3从1翻转为0，故电路返回0000状态。 从逻辑图上可写出电路的驱动方程为 T0=1 T1=Q0Q’3 T2=Q0Q1 T3=Q0Q1Q2+Q0Q3 将上式代入T触发器的特性方程即得到电路的状态方程 Q0*=Q’0 Q1*=Q0Q’3Q’1+ (Q0Q’3)’Q1 Q2*=Q0Q1Q’2+(Q0Q1)’Q2 Q3*=(Q0Q1Q2+Q0Q3)Q’3+( Q0Q1Q2+Q0Q3)’Q3 根据公式还可以进一步列出表图2.1.2所示的电路状态转换表，并画出图2.1.3所示的电路状态转换图。由状态转换图上可见，这个电路是能够自启动的。 图2.1.4是中规模集成的同步十进制加法计数器74160的逻辑图。它在图2.1.1的基础上又增加了同步预置数、异步置零和保持的功能。74160的功能表如表2.1.5所示。 表2.1.5 CLK R’D LD’ EP ET 工作状态 × 0 × × × 置零 ↑ 1 0 0 1 预置数 × 1 1 1 0 保持 × 1 1 × 0 保持（但C=0） ↑ 1 1 1 1 计数 2.2 系统总体设计 核心为计数模块，用时钟脉冲模块产生触发脉冲，驱动计数模块计数，通过显示模块显示计数器状态，并通过置数模块将预期的数字置入计数器，系统由电源模块统一供电。 2.3 模块方案 2.3.1 计数模块 由于设计要求为100进制计数器，那么通过两片十进制计数器组合便可形成100进制的计数器，十进制计数器可由多种方案构成，比如用74LS161（16进制计数器）加上组合逻辑电路构成，但是由于这种方案的成本以及硬件实现比较麻烦，最终被