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EDA技术和Verilog设计第7章
第7章 Verilog设计的层次与风格; 主要
内容;7.1 Verilog设计的层次 ;在Verilog程序中可通过如下方式描述电路的结构
◆ 调用Verilog内置门元件（门级结构描述）
◆ 调用开关级元件（晶体管级结构描述）
◆ 用户自定义元件UDP（也在门级）;Verilog的
内置门元件 ;门元件的调用;门级结构描述的2选1MUX
module MUX1(out, a, b, sel);
output out;
input a, b, sel;
not (sel_, sel);
and (a1, a, sel_),
(a2, b, sel);
or (out, a1, a2);
endmodule
;7.3 行为描述 ;行为描述的2选1MUX;7.4 数据流描述 ;数据流描述的2选1MUX;7.5 不同描述风格的设计 ;结构描述的一位全加器;数据流描述的1位全加器;行为描述的1位全加器;4位加法器;`include full_add1.v
module add4_1(sum, cout, a, b, cin);
output [3:0] sum;
output cout;
input [3:0] a, b; input cin;
?
full_add1 f0 (a[0],b[0],cin,sum[0],cin1);
full_add1 f1 (a[1],b[1],cin1,sum[1], cin2);
full_add1 f2 (a[2],b[2],cin2,sum[2], cin3);
full_add1 f3 (a[3],b[3],cin3,sum[3], cout);
endmodule;module add4_2(cout,sum,a,b,cin);
output[3:0] sum;
output cout;
input[3:0] a,b;
input cin;
assign {cout,sum}=a+b+cin;
endmodule
;行为描述的4位加法器;7.6 基本组合电路设计;基本组合电路设计;基本组合电路设计;基本组合电路设计 ;基本组合电路设计;7.7 基本时序电路设计;基本时序电路设计;基本时序电路设计;基本时序电路设计;基本时序电路设计;基本时序电路设计;习 题
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