静态存储器字位扩展.ppt

静态存储器字、位扩展 静态存储器字、位扩展 静态存储器字、位扩展 静态存储器字、位扩展 静态存储器字、位扩展 主存储器的多体结构 为了提高计算机系统的工作 效率, 需要提高主存储器的读写速度。 为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个 存储体之间并行读写的能力。 主存储器的多体结构 多体结构同时适用于静态和 动态的存储器。考虑到程序运 行的局部性原理，多个存储体 应按低位地址交叉编址的方式 加以组织。类似的也可按一体 多字的方式设计主存储器部件。 三. 高速缓冲存储器的 组成与运行原理 三.高速缓存 CACHE 用途：设置在 CPU 和 主存 储器之间，完成高速与 CPU 交换信息，尽量避免 CPU不 必要地多次直接访问慢速的 主存储器，从而提高计算机 系统的运行效率。 。 高速缓存 CACHE 实现：这是一个存储容量 很小，但读写速度更快的， 以关联存储器方式运行、 用静态存储器芯片实现的 高速静态存储器系统。 要求：有足够高的命中率，当 CPU需用主存中的数据时，多数情况下可以直接从CACHE中得到，尽量少读主存储器。称二者之比为命中率。 CACHE的基本运行原理 全相联方式 直接映射方式 两路组相联方式 影响 CACHE 命中率的因素 1. CACHE 的容量，大一些好 2. CACHE 与主存储器每次交换信息的单位量(Cache Line Size)适中 3.CACHE 不同的组织方式，多路组相联更好 4.CACHE 的多级组织可提高命中率 5.CACHE 的换字和回写算法 CACHE 接入系统的体系结构 侧接法：像入出设备似的连接到 总线上，优点是结构简单，成本低， 缺点是不利于降低总线占用率 CACHE 接入系统的体系结构 隔断法：把原来的总线打断为两段， 使 CACHE 处在两段之间，优点是有利于提高总线利用率，支持总线并发操作，缺点是结构复杂，成本较高。 改写主存储器的策略 若CPU改写了 CACHE 一单元内容后 且尚未改变主存相应单元内容，则出 现数据不一致性。两种解决办法： 1.接下来直接改写主存单元内容。 简便易行, 但可能带来系统运行 效率不高的问题，该后未被使用。 2.拖后改写主存单元内容，一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作，接下来改写主存内容，之后再起动已停下来的读操作，否则不必改写。 矛盾是如何检查是否应该 改写，通过监视地址总线 完成，记下无效单元地址 用于比较。 控制复杂 些，但可以提供更高系统 的运行效率。 四. 虚拟存储器的运行原理 虚拟存储器是指用磁盘一 片存储空间来弥补主存空间的 不足，使得程序人员能够使用 比主存实际容量更大的存储空 间来编写和运行程序。 * 地址总线低11 位 实现片内选单元 高位地址译码 给出片选信号 /CS0 /CS1 高八位数据 低八位数据 /WE 2K * 8 bit 2K * 8 bit 2K * 8 bit 2K * 8 bit 译码器 TEC-2 机的存储器的容量为 4096个字，为 16 位字长， 用 2048 * 8 的存储器芯片 实现。为此, 必须用两个芯 实现 由 2048 扩展容量到 4096 个存储单元（字扩展） 再用两个芯片实现由8位扩展 长度到 16 位字长（位扩展） 要用 4 片芯片实现该存储器 系统。 为访问 2048 个存储单元， 要用 11 位地址，把地址总 线的低 11 位地址送到每 个存储器芯片的地址引脚； 对地址总线的高位进行译码， 译码信号送到各存储器芯片 的/CS 引脚， 用于选择存储器芯片，使不同 芯片分时运行。 还要向存储器芯片提供读写控 制信号 /WE，以区分读写，/WE 为高电平是读操作，为低是写操 作。 地址寄存器 主存储器存储体 W W W W 数据总线 一体多字结构 选择 地址寄存器 数据总线