微机总线及系统扩展.ppt

第二章 计算机总线技术 计算机控制系统 第二章微机总线及系统扩展 本章主要内容 计算机总线的一般概述 计算机总线的体系结构 系统的扩展 地址译码 第一节 Unit 1 微机总线及总线构成 本节主要内容 总线的分类 总线的模板化结构 2-1-1 总线结构连接（1） 总线结构连接示意图 2-1-1 总线结构连接（2） 总线结构连接的优点 结构由面向CPU变为面向总线 硬件、软件模块化设计与生产 结构清晰, 便于灵活组态、扩充、改进与升级 符合同一总线标准的产品兼容性强 满足用户不同的需要,容易构成各种用途的计算机应用系统 2-1-2 总线的分类（1） 按相对于CPU位置划分，总线有 内部总线（Internal Bus) 用于计算机内部模块（板）之间通信 外部总线（External Bus)：又称通讯总线 用于计算机之间或计算机与设备之间通信 根据总线的层次结构划分，总线可分为 CPU总线 存储总线 系统总线 外部总线 2-1-2 总线的分类（2） 按功能或信号类型划分 数据总线D：用于传递数据信息 地址总线A：用于传递地址信息 控制总线C：包括控制、时序和中断信号线，用于传递各种控制信息，决定了总线的性能好坏 2-1-2 总线的分类（3） 总线系统的信号类型 第二节 Unit 2 CPU总线及标准微机总线的生成 本节主要内容 8088的标准总线形成 8088的引脚图 2.1.1 最小组态的引脚信号 数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚 1. 数据和地址引脚 AD7～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0 其他时间用于传送8位数据D7～D0 1. 数据和地址引脚（续1） A15～A8（Address） 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8 1. 数据和地址引脚（续2） A19/S6～A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6～S3 2. 读写控制引脚 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 2. 读写控制引脚（续1） IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址 2. 读写控制引脚（续2） WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 2. 读写控制引脚（续3） IO/M*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期 2. 读写控制引脚（续4） READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 2. 读写控制引脚（续5） DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） 2. 读写控制引脚（续6） SS0*（System Status 0） 最小组态模式下的状态输出信号 它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态： 1. 取指 5. 中断响应 2. 存储器读 6. I/O读 3. 存储器写 7. I/O写 4. 过渡状态 8. 暂停 3. 中断请求和响应引脚