第六篇输入输出接口技术之四.ppt

第7章 输入输出接口 主要内容： 7.1 I/O接口基础和传送方式 7.2 中断及中断方式 7.3 定时器/计数器(8253/8254) 7.4 并行口8255A 7.5 A/D和D/A转换 第四节并行接口8255A 7.4并行口8255A 主要内容： 7.4.1 8255A的内部结构 7.4.2 8255A的引脚信号和功能 7.4.3 8255A的控制字和工作方式 7.4.4 8255A与系统总线的连接 7.4.5 键盘及其接口 7.4.6 LED数码管及其接口 I/O接口的典型结构 I/O接口的典型结构 I/O接口的基本构成 数据输入/输出寄存器 —— 暂存输入/输出的数据 状态寄存器 —— 保存外设当前状态，以供CPU读取。 命令寄存器 —— 存放控制命令，用来设定接口功能、工作参数和工作方式。 外设接口 输入输出接口的特点 输入接口： 要求对数据具有控制能力（常用三态门实现） 输出接口： 要求对数据具有锁存能力（常用锁存器实现） 串行并行接口的特点 串行接口： 能实现数据一位一位地按顺序传送的接口 并行接口： 能实现数据的各位同时进行传送的接口 并行接口的设计 一个并行接口根据需要，可以进行如下设计： 可以设计为输出接口：只用来输出数据 可以设计为输入接口：负责输入信息 也可设计为双向接口：输入信息、输出信息 双向并行接口的设计 设计双向并行接口时的两种方法： 同一个接口器件中的两个独立通路，一个作为输出通路，另一个作为输入通路 采用一个具有双向通路的器件，使之既作为输入接口又作为输出接口。 典型并行接口8255A 8255A是具有多种功能的可编程并行接口电路芯片。 由于它是可编程的，可以通过程序来设置芯片的工作方式。 通用性强，使用灵活，可为多种不同CPU与外设之间提供并行输入/输出通道。 7.4.1 8255A的内部结构 7.4.1 8255A的内部结构 8255A是具有多种功能的可编程并行接口电路芯片 其内部最基本的接口部件是： 三态缓冲器 锁存器 7.4.1 8255A的内部结构 此外，还包括与CPU的联络电路及与外设的联络电路： 状态寄存器 控制寄存器 端口译码电路 控制电路（如读写控制、中断控制） 7.4.1 8255A的内部结构 8255有3个8位的数据端口（A/B/C），共24个I/O引脚，各端口共有3种输入输出工作方式 基本输入/输出（A/B/C口） 选通输入或选通输出（A/B口） 双向选通（A口） 1. 并行数据端口A、B、C 8255A芯片内部包含3个8位端口 端口A：一个8位数据输出锁存／缓冲寄存器和一个8位数据输入锁存器；（均可锁存） 端口B：一个8位数据输出锁存／缓冲寄存器和一个8位数据输入缓冲寄存器； （均可锁存） 端口C：包含一个8位输出锁存／缓冲寄存器和一个8位输入缓冲寄存器。 （输入不锁存） 1. 并行数据端口A、B、C 端口A：可以独立作为输入/输出端口 端口B：可以独立作为输入/输出端口 端口C：可分成两个4位端口，分别与端口A和端口B配合工作 通常将端口A和端口B定义为输入／输出的数据端口，而端口C可作为状态或控制信息的传送端口。 1. 并行数据端口A、B、C 2. A组控制和B组控制 两组控制电路接收信息: 一方面接收来自芯片内部总线上的控制字； 一方面接收来自读/写控制逻辑电路的读/写命令，由此决定两组端口的工作方式和读/写操作。 2. A组控制和B组控制 A组控制电路：控制端口A与端口C的高4位 （PC7-PC4）的工作方式和读/写操作 B组控制电路：控制端口B与端口C的低4位 （PC3-PC0）的工作方式和读/写操作 2. A组控制和B组控制 3. 数据总线缓冲器 8255A包含一个双向的8位数据缓冲存储器，既可以输入，又可以输出数据。 CPU执行输出指令时：可将控制字或数据通过该缓冲器传送给8255A CPU执行输入指令时： 8255A通过该缓冲器将状态信息或数据传送给CPU 4. 读/写控制逻辑电路 　读/写控制逻辑负责管理整个8255A的数据传输方向及传输过程。 接收CS和来自系统地址总线A1、A0的信号 控制总线RESET 、RD、WR等信号 　将信号组合后，得到对A组控制部件和B组控制部件的控制命令后，并发出命令后未完成传输。 7.4.2 8255A的引脚信号和功能 1. 与外设相连接的引脚信号 PA0-PA7， 8255A端口 A 的数据信号引线 PB0-PB7， 8255A端口 B 的数据信号引线 PC0-PC7， 8255A端口 C 的数据信号引线 2. 与CPU相连接的引脚信号 RESET：高电平有效时，清除8255A所有控