逻辑门设计与原理分析.pdfVIP

实例学习Robei 芯片设计系列 Copyright © Robei 一．逻辑门设计 1.实验目的 数字逻辑是芯片电路的基本组成部分。本次实验主要分析数字逻辑门在Robei 软件中利 用 Verilog 语言实现的方式，并通过该实验让参与者快速体验并掌握“图形化+代码”的新 型设计模式。 2.实验准备 2.1 理论分析 逻辑门是数字电路的基础，常见的数字电路逻辑门有与门，或门，非门，与非门，或非 门和异或门等。本次实验重点讨论其中的几个逻辑门用Verilog 在Robei 软件中的设计和仿 真。以常见的与门为例，如图2-1-1 所示，通过其真值表可以看出，只有当两个输入同时为 1 的时候，输出才是1，其他情况下均为0 。与门的数学表达式为： y=ab (1) a b y 0 0 0 0 1 0 1 0 0 1 1 1 图2-1-1 与门示意图和真值表 2.2 软件准备 熟悉Robei 软件。在Robei 官方网站（ ）下载最新版Robei 软件， 并安装。打开Robei 软件，熟悉Robei 软件的结构和菜单。将鼠标放在工具栏的每个图标上 查看图标所代表的内容。在下拉菜单中点击“Help ”，查看Robei 最新版用户使用说明书。 3.实验内容 3.1 模型设计 1）新建一个模型。点击工具栏上的 图标，或者点击菜单“File ”然后在下拉菜单中选 择 “New ”，会有一个对话框弹出来（如图2-1-2 所示）。在弹出的对话框中设置你所设计 的模型。 实例学习Robei 芯片设计系列 Copyright © Robei 图2-1-2 新建一个项目 图2-1-2 所对应的每项分析如下： （1）Module Name ：模块名称，这里我们想创建一个叫andgate 的模块，输入andgate 。 （2 ）Module Type ：模块类型，Robei 支持3 种类型，“module ”，“testbench ”和“constrain ”。 这里我们创建的是一个模块，选择 “module ”。 （3 ）Language ：设计语言，这里只有一种设计语言Verilog 。 （4 ）Input Ports ：输入引脚的数目，我们设计的模块有2 个输入引脚a 和b ，所以输入2 。 （5 ）Output Ports ：输出引脚的数目，我们设计的模块只有1 个输出引脚y，所以输入1。 （6 ）Inout Ports ：既可以作为输入又可以作为输出引脚的数目，我们设计的模块没有用到 该类型引脚，所以输入0 。 参数填写完成后点击 “OK”按钮，Robei 就会生成一个新的模块，名字就是andgate， 如图2-1-3 所示： 图2-1-3 与门逻辑界面图 2 ）修改模型。在自动生成