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　　VHDL数字频率计(一)信息工程毕业论文 VHDL数字频率计 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。 VHDL（Very High Speed Integrated Circuit Hardlt;100mV 设计步骤和方法 单位时间脉冲电路 单位时间脉冲电路的目的是产生宽度为单位时间的正脉冲，控制闸门电路开启，并产生一定长度的低电平准备在次测量 多谐振荡即方波产生电路在数字电子技术中有非常广泛的应用，如计数、分频、定时和作为时序逻辑电路的时钟脉冲等，多谐振荡器的形式很多选择电路形式的原则是兼顾电路的参数要求和提高芯片的利用率及降低成本。 （方案一） 采用555振荡器构成振荡电路，成本低、易调节、应用广泛，采用555选时器时电源为5V，采用S555定时器时电源为3——18V如图（1——1）所示电路。高电平时间为1s，完成开启闸门低电平时间需完成锁存，清0工作、假设为0.2s。若C1＝10uF.则由555公式计算得： R2=T/0.7C1=0.2s/0.7×10uF=28.6kΩ 取标称值R2＝30KΩ， R1＝T/0.7C1-R2=1s/0.7×10uF-30KΩ=112.9KΩ 为了调节到时1s的精度，R1由82KΩ的固定电阻和50KΩR电位器串联而成。 多谐振荡器的3脚输出控制脉冲信号，俯冲的频率通过RP进行调节。 （方案二） 为了获得稳定的时基信号，以控制主控送上门的开启时间，所以采用石英晶体多谐振荡器来产生基信号，电路如图示，电路中所用的石英晶体频率f0＝1MHz,可调电阻R1＝R2＝1K，与非门选74LS00。 晶体振荡器电路 晶体振荡器有一个控制端VC，当VC为高电平时产生振荡，否则不振荡。 因为石英晶体产生的频率稳定且精度高，所以这部份采用方案二 分频电路 （方案一） 产生标准信号的方法是使用通用型集成电路，这类电路内含有多级二分频器和振荡单元，可以对基准信号进行任意分频，使用十分方便，信成电路CD4060就是常用的电路之一，它是一片14级的二进制串行计数\分频\振荡电路，它主要由两部分组成，一是14级的二分频器其最高分频数214且从第4 级开始至14级除无Q11输出外每级都有输出端子，典型计数时钏频率可达12MHz，另一部份是振荡器，外接不同的元件可组成Re振荡器，经的最高工作频率可达690KHz以上，下图是使用CD4060外接 钟表用石英晶体及电阻，电容器与振荡电路产生32.786KHz方波信号经CD4060内部的分频器可获得对32.786KHz方波信号进行24~214级分频后的时钟信号，即输出频率为2048~2Hz信号由于CD4060的内部分频器最高分频数为214所以啊后只能得到1/2s信号如果需要标准秒信号可以采用一给二分频器来完成这在信成电路很容易实现。 （fs脉冲宽度。 单稳态电路采用74LS123,由74LS123脉冲宽度时间常数决定： T＝0.45RC 设C＝4.7uF则R＝20uF/0.45×4.7uF≈9.5KΩ取标称值R＝10KΩ 由于锁存和清0脉冲的触发沿不同,故产生锁存的单稳由TR触发,TR接高电平,而产生清0脉冲的单稳态由TR触发,TR接地,具体电路如下图示 (方案二) 控制电路的作用主要是控制门的开启和关闭，现时也控制整机逻辑关系。所以我选　用６级环形计数器组成控制电路，即由６个Ｄ触发器构成环形计数器。它可以循环移位１电平，也可以循环移位０电平，这里采用循环１电平。控制电路逻辑图如图示　　　　　　 （fw.NSEAC.编辑发布） 控制电路工作波形如下所示 　其工作原理为：先用启动脉冲的ＦＦ６置１,其余触发器置０,然后接通时基信号，时基信号作为环形计数器的ＣＰ送入，控制电路开始工作。环形计数器一旦启动，立即将Ｑ６端电平送到计数电路清０（Ｑ６接计数电路cr端）此时环形计数器的Ｑ６Ｑ５Ｑ４Ｑ３Ｑ２Ｑ１状态为１０００００，输入第一个时基脉冲后，状态变为０１００００,即Ｑ５端为高电平，将主控门打开，实测信号通过主控门进入计数器，计数开始计数经译码显示后，记下所测信号频率值。当环形计数器转至其他状态时，主控门被关闭，计数器停止计数，数码管继续显示被测频率值，直至环形计数器状态变为１０００００时，计数器清０,数码管显示０.至此，频率计完成一次测量。数码管显示测量结果时间是计数器取样计数时间的四倍，如：时基选择开关置１s挡，频率计计数时间为１s，数码管显示测量结果时间为４s。 上述电路采用三块C4043双Ｄ触发器构成。C043外引线排列图如图示，逻辑功能见表