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第十章 集成电路的可测性设计 概述 专项可测性设计 扫描路径方式的可测性设计 内建自测试设计 边界扫描技术 10.1 概述 可测性设计的定义 可测性测试的目的 可测性设计的理论基础 可测性设计的方法 三个主要的因素 可测性设计(Design for Test ) 所谓可测试性设计(DFT) ，就是在电子系统 的电路设计阶段就考虑电路的可测性，使设 计所得到的系统容易被测试，容易找到测试 码，简化测试问题。 可测性测试的目的 缩短产生测试集的时间以降低计算费用 如：电路设计为可用伪穷举测试、时序电路设计为能用组合 电路测试法进行测试。 减少测试码以缩短测试时间 简化测试设备以降低设备成本。可把测试码发生器及输出响 应分析器集成在电路内部实现内测试 提高集成电路故障覆盖率。使本来不能测试的故障成为可测 试的。 可测性设计的理论基础 可控制性就是使得电路中各节点的电平值 易于外部信号控制，以便能够方便地对故 障敏化。 可观察性就是能够方便地从外部输出端口 观察内部故障的情况。 在可测性设计中，应注意以下几个问题： （）测试矢量尽可能少。 1 （）容易生成测试矢量。 2 （3 ）测试码生成时间少。 （）对其它电路的影响最小。 4 可测性设计的方法 专门可测性设计方法：它主要解决的是测试问题，仅针对具体电路施加部分 电路，通常这样所施加的电路并没有普遍性，不能解决所有设计课题的问 题。 结构可测性设计方法：解决所有设计的测试问题，即通常所讲的基于扫描设 计、内嵌自测试等的可测性设计方法，它的 目标是减少时序电路的测试复 杂度，将时序电路展开成类似于组合电路，以利于测试生成和测试验证， 解决复杂时序电路的测试问题。 但由于专门的可测性设计技术面向专门应用，它的设计代价较结构可测 性设计方法所产生的成本要低，因而在实际应用中占有一定市场，特别是 在新型的非扫描设计技术和研究中发挥了重要作用。 可测性包括三个主要的因素 测试矢量的产生。在允许的时间内产生故障的测试矢量或序 列，应能激活故障和敏化从故障到可及输出端的通路。 测试的评估和计算。要求设计人员充分考虑到故障模型的问 题，对电路提出能在正常电路中插入实际故障(软件或硬件仿 真)的要求，以便对预设的故障集，用所得到的测试集来测试。 测试的施加。电路与自动测试设备(ATE)的连接问题，它往往 受限于测试设备的限制，如激励信号的驱动能力、持续时间 控制和是否有隔离的探测设备等。 10.2 专门可测性设计技术 专门测试设计是针对某一特定的电路，对其进行修改，使其便 于测试。 常用的方法有： 大型序列电路的分块方法 增加测试点 加入多路选择器和提供状态复位 点 察 观 入 插 插入控制点 SET SET D Q D Q Q Q CLR CLR CP (a) CP1 M N CP2 (b)