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3. 在 Stratix IV 器件中配置多种协议 和数据速率 February 2011 SIV52003-4.1 SIV52003-4.1 本章介绍合并的步骤；例如，在一个收发器模块中，合并多个协议以及数据速率。您 可以合并的实例包括 Receiver Only 和 Transmitter and Receiver 通道，协议功能模 式下配置的通道、使用 PLL 串联时钟的通道、多个收发器模块中的通道、以及具有基 本 (PMA Direct) 配置的通道。本章也提供几个共享时钟管理单元锁相环 (CMU PLL) 的 例子。 f 要了解关于 auxiliary transmit (ATX) PLL 所支持的数据速率范围的更多信息 , 请参 考 DC and Switching Characteristics for Stratix IV Devices 章节的 “ 收发器性 能规范 ” 部分 . 概述 ® Stratix IV GX 和 GT 器件中的每个收发器通道都能够以一个独立的数据速率或一个独 立的协议模式运行。在每个收发器通道中，发送器和接收器通道都以不同的数据速率 运行。每个收发器模块包含两个 CMU PLL，可以将时钟提供到在收发器模块里的所有的 发送器通道。每个接收器通道包含一个专用时钟数据恢复 (CDR) 单元。 除了 CMU PLL，ATX PLL 能够提供时钟到配置了一个特定的数据速率范围的发送器通 道。 本章包括以下部分： ■ “ 术语表” 第 3–2 页 ■ “ 创建收发器通道实例” 第 3–3 页 ■ “ 对于合并通道的一般要求” 第 3–3 页 ■ “ 共享 CMU PLL” 第 3–5 页 ■ “ 共享 ATX PLL” 第 3–10 页 ■ “ 合并 Receiver Only 通道” 第 3–10 页 ■ “ 合并发送器通道和接收器通道实例” 第 3–10 页 ■ “ 在多个收发器模块中合并收发器实例 ” 第 3–13 页 ■ “ 使用 PLL 级联时钟合并收发器实例” 第 3–16 页 ■ “ 在协议功能模式中合并配置的通道” 第 3–16 页 ■ “ 合并在 Basic (PMA Direct) 配置下的收发器通道 ” 第 3–24 页 ■ “ 当您使能通道重配置时的合并要求” 第 3–41 页 ■ “ 当您使能自适应均衡 (AEQ) 功能时合并收发器通道 ” 第 3–46 页 © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registere