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* */62 高低压电路之间防闩锁结构研究 少子保护环接在不同电位下对抗闩锁的影响 电极1 上的电流模拟结果对比 少子环接电源，可以很好阻挡从高 压处的衬底电流流向低压部分； 少子环接地，由于环的电位较低， 从高压处来的衬底电流就有一部分 流向环里，即环吸收了一 部分衬底 电流。 * */62 高低压电路之间防闩锁结构研究 少子保护环接在不同位置对抗闩锁的影响 少子环接地在不同位置下电源端电流对比 衬底电流是从高压处引起的，靠近 高压相对可以更好的吸收衬底电流 离低压部分近，会使闩锁结构中的 寄生电阻RS4、RS5增加，这样反而 更容易使衬底的横向寄生三极管开 启。 * */62 高低压电路之间防闩锁结构研究 少子保护环不同宽度对抗闩锁的影响 不同宽度少子环模拟结果对比 阱的宽度越大，可以吸收衬底 电流的面积越大，因此保护的 效果越好。 * */62 高低压电路之间防闩锁结构研究 (1) 少子保护环的抗闩锁研究结论： 在高低压器件之间靠近高压处加入一道接地的并且有一定 宽度的少子环，可以大大提高闩锁的触发电压。 * */62 高低压电路之间防闩锁结构研究 (2) 多子保护环的抗闩锁研究 * */62 高低压电路之间防闩锁结构研究 高低压之间的多子保护环结构其实质是吸收从高压电路过 来的位移电流，从而避免低压CMOS结构的闩锁结构触发。 加入多子结构，也就是增加了多子环周围的浓度，这样寄 生电阻RS2的值就减小，从而使触发低压CMOS闩锁的衬 底位移电流增加。而且不难得知，多子环越靠近低压部分， 其保护的效果越好。 * */62 高低压电路之间防闩锁结构研究 不同结构的多子环的电源端电流对比 (5 um) (60 um) * */62 高低压电路之间防闩锁结构研究 (3) 整体保护结构 功率驱动芯片中高低压之间防闩锁整体方案 靠近高压和低压结构做一道多子环，同时在两道多子环之间靠近高压部分做一道少子环。 * */62 寄生参数 在PIC中，当高压信号线出现交叉时，通常会出现杂散的漏 电流。这种漏电流产生的原因是由于交叉引起信号线和衬底 之间的寄生电容。 当高频信号通过芯片时漏电流会变大，特别是高压金属线的 宽度大，寄生电容的数值较一般信号线寄生电容更大。如果 高压金属线存在比较大的电压摆动，这些寄生电容会大大降 低IC的工作频率。 * */62 终端结构 当功率集成的最高耐压大于100伏时，就必须考虑增加终端 结构，从而防止局部电场集中和电场分布不均，减弱表面 电场，最终使击穿电压提高到所需的数值。对于不同结构 的功率器件，其终端结构也有差异。 具体见第二章。 * */62 隔离间距 隔离技术是功率集成电路工艺中必须要考虑的关键之一。 当隔离方式确定之后，进行版图设计时，隔离间距（器 件到隔离注入、器件到器件等之间间距）也是需要格外 关注的问题。 * */62 隔离间距抑制 隔离间距和耐压、衬底浓度、注入浓度等工艺参数都有 着密切的联系。 采用TCAD软件来仿真这些数值，从而保证耐压前提下尽 可能减小隔离的距离。 * */62 瞬态 在功率集成电路设计过程中，应充分考虑高压脉冲信号和长时 间加电这两种情况。 对于大电流，必须特别注意其通路的金属线布局，应当尽可能 降低连线电阻。 加宽大电流引线，大电流效应可以得到减弱，但不能完全消除。 引线太宽会存在一些问题，如导致大面积的铝金属引线反射面 积大，会给光刻带来误差；大面积的金属容易剥落，一般采用的 方法是在大面积金属上刻上一些开孔。 * */62 隔离版图考虑 PN结隔离 自隔离 SOI隔离 * */62 PN结隔离版图 对于PN结隔离工艺而言，由于在外延层（一般为N型）上进 行P杂质深扩散直至扩穿外延层到达P型衬底，因而在硅片平 面形成一个个孤立的硅岛 在进行PN结隔离版图设计过程中一般主要考虑两个方面，一 个是版图布局，另一个则是隔离尺寸。 需要注意的是P+隔离区本身需要一定的宽度尺寸要求。 * */62 PN结隔离版图示意 * */62 版图布局 版图布局主要决定一个硅岛内制作一个高压器件还是 多个功率器件，如果将多个功率器件制作在同一个硅 岛内，就必须考虑功率器件之间的相互影响以及这些 影响是否涉及电路性能等等。 * */62 隔离尺寸 考虑隔离尺寸的安全距离，必须全面考察所有注入区之间的