硬件描算语言chapter1.ppt

Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University Microelectronics School Xidian University * * Microelectronics School Xidian University Verilog HDL 数字集成电路高级程序设计 蔡觉平 参考书目 教材： 《Verilog HDL数字集成电路高级程序设计》蔡觉平，西安电子科技大学出版社 2015 参考教材： 《 Verilog HDL 高级数字设计》电子工业出版社，Michael D. Ciletti著，张雅绮译，2008年.6 《Verilog HDL数字设计与综合》电子工业出版社，Samir Palnitkar，夏宇闻等译，2009.8 《 VERILOG数字系统设计--RTL综合．测试平台与验证》电子工业出版社， Zainalabedin Navabi，李广军等译，2007 《硬件描述语言Verilog》 清华大学出版社，Thomas Moorby，刘明业等译，2001.8 第1章 Verilog HDL数字集成电路设计方法概述 * * Microelectronics School Xidian University 1.1数字集成电路的发展和设计方法的演变 图 1.1-1 数字集成电路复杂度趋势 图1.1-2数字集成电路设计方法的演变 1.2 Verilog HDL的发展和国际标准 * * Microelectronics School Xidian University 图1.2-1Verilog HDL的发展历史 1.3 Verilog HDL 语言的设计思想和可综合特性 * * Microelectronics School Xidian University 例1.3-1：用Verilog HDL设计模256（8bits）计数器。 （1）可综合程序描述方式 module counter(clk,clr,cnt); input clk,clr; output [7:0]cnt; reg [7:0]cnt; always@(posedge clk or negedge clr) if(!clr) cnt=8 else cnt=cnt+1b1; endmodule （2）常见的错误描述方式 module counter(clk,clr,cnt); input clk,clr; output [7:0]cnt; reg [7:0]cnt; integer i; always@(posedge clk or negedge clr) begin if(!clr) cnt=8 else for(i=0;i=255;i=i+1) cnt=cnt+1b1; end endmodule Verilog HDL的电路描述方式具有多样性 * * Microelectronics School Xidian University 例1.3-2：用Verilog HDL设计数字多路选