第11讲算术运算电路与竞争冒险.pptVIP

第 11 讲;内容： 加法器和数值比较器 组合逻辑电路中的竞争冒险 目的与要求： 1. 掌握半加器，全加器的逻辑功能、逻辑符号。 2. 了解多位加法器实现进位的方法。 3. 掌握数值比较器的逻辑功能。 4. 了解MSI加法器74LS283。 5. 竞争冒险的概念、产生的原因。 6. 竞争冒险的判断。 7. 竞争冒险现象的消除方法。 重点与难点： 半加器、全加器、数值比较器的基本概念。 竞争冒险现象的消除方法。 竞争冒险的判断。 课堂讨论：多位二进制数如何比较大小？ 1 ．什么情况时要考虑竞争冒险问题？ 2 ．译码显示时是否要考虑竞争冒险问题？ 现代教学方法与手段： 大屏幕投影 复习（提问）： 常用MSI组合逻辑电路及其实现组合逻辑函数的方法？;加数;2. 全加器： 实现两个一位二进制数相加，并且考虑来自低位的进位以及向高位 的进位的运算电路。 输入信号：加数Ai，被加数Bi，来自低位的进位Ci-1。 输出信号：本位和Si，向高位的进位Ci。 真值表如下：;多位加法器（二进制并行加法器）;超前进位加法器;Ci 的递推式;并行进位加法器（超前进位加法器）;超前进位发生器;加法器的级连（注意存在串行进位）;加法器的应用;例3 用加法器实现余三码转换成8421BCD码的数码转换电路。 ; 例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。????;例5 用4位二进制并行加法器实现X*Y,其中X=x3x2x1x0，Y=y3y2y1y0。?;因为两个1位二进制数相乘的法则和逻辑“与”运算法则相同，所以“积”项xiyj(i，j=0，1，2，3)可用两输入与门实现。而对部分积求和则可用并行加法器实现。由此可知，实现上述二进制数乘法运算的逻辑电路可由16个两输入与门和3个4位二进制并行加法器构成。逻辑电路图如图所示。;数值比较器;二. 两位数值比较器;三、4位数值比较器; 真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A‘与B’的比较结果，A‘B’、A‘B’和A‘=B’。A‘与B’代表更低位的比较结果，设置低位数比较结果输入端，??为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。;逻辑图;集成数值比较器;串联扩展;并联扩展;例 用一片4位数字比较器和一片4位加法器实现4位二进制数转换成8421BCD码的转换电路。 ;解：4位二进制数的范围为：0000～1111。 在0000到1001之间，与8421BCD码的值相同；在1010到1111之间，与8421BCD码的值相差为0110。 当4位二进制数小于等于1001时，只要加0000即可得到相对应的8421BCD码；当4位二进制数大于1001时，只要加0110即可得到相对应的8421BCD码。根据这一原理可直接画出逻辑电路图。 同样，可以用若干片4位数字比较器和4位全加器，实现5位、6位等二进制数转换成8421BCD的组合逻辑电路。 ;组合逻辑电路的竞争、冒险;组合电路的险象是电路处在暂态过程中的一种瞬间错误输出信号（非稳态输出信号），其形式是一种宽度与时差相同的窄脉冲信号，通常称为毛刺。 险象会暂时地破坏正常逻辑关系，一旦暂态过程结束，即可恢复正常逻辑关系。 险象按错误输出脉冲信号的极性分为“0”型险象与“1”型险象。 0型险象：错误输出信号为负脉冲的险象。 1型险象：错误输出信号为正脉冲的险象。 ;主要是门电路的延迟时间产生的。;;例1 判断 是否可能出现冒险现象。;险象的判断(续);例2 已知某逻辑电路对应的函数表达式为 ??? 试判断该电路是否可能产生险象。 ;;;解 图中所示所示电路的函数表达式为 前面分析过，该电路当B=C=1时，输入A的变化使电路输出可能产生“0”型险象，即在输出应该为1的情况下产生了一个瞬间的0信号。解决的办法是如何保证当B=C=1时，输出保持为1。显然，若函数表达式中包含有“与”项BC，则可达到这一目的。由逻辑代数的定理8可知，若某变量以原变量和反变量的形式出现在“与-或”表达式的某两个“与”项中，则由该两项的其余因子组成的第三项是冗余项。因此，BC是上述函数的一个冗余项，将BC加入函数表达式 中并不影响原函数的逻辑功能。