RF-DAC 多频带发射器线性评估.PDF

RF-DAC多频带发射器线性评估 无线通信行业已经进入了一个全新的一体化时代 ；每个网络运营商都在寻求更紧 凑、多频带基础架构解决方案。新兴射频类数据转换器——RFDAC 和 RFADC —— 在架构上使创建紧凑的多频带收发器成为可能。但这些新兴器件固有的非 线性将成为这一发展趋势的绊脚石。 例如，频域中射频器件的非线性包括带内和带外两种情况。带内非线性是指TX 频带内不需要的频率成分（frequencyterm），而带外非线性则是指TX 频带 外不需要的频率成分。 对于正在使用 RFDAC对多频带发射器进行原型设计的系统工程师而言，确保 关键组件符合标准线性要求是非常重要的。因此，在早期原型设计阶段 ，从根本 上需要一个灵活的测试平台，以正确评估AR DAC 在多频带应用中的非线性性 能。 在爱尔兰贝尔实验室 ，我们已经创建了一个灵活的软硬件平台 ，可用于快速评估 下一代无线系统潜在备选设备RFDAC。这个研发项目的三个关键因素分别是 ： 赛灵思高性能FPGA、赛灵思IP 和 MATLAB?。 在 开始这段工程设计传奇故事之前，我们还要强调几点。在设计中，我们试图 尽量减少 FPGA 资源的占用，同时尽可能保持系统灵活，所以我们只需要集中 精力实现必要的功能。为建立完整的测试系统，我们选用ADI 公司的最新 RF-DAC 评估板（AD9129 和AD9739a）和赛灵思 ML605 评估板。ML605 评 估板配套提供Virtex?-6XC6VLX240T-1FFG1156 FPGA 器件，其包括快速切 换I/O ( 频率高达710 MHz) 和SERDES 单元( 频率高达5Gbps) ，用于连接 RFDAC。 现在 ，让我们仔细看看如何使用赛灵思 FPGA、IP 和 MATLAB 创建这个简单而 又功能强大的测试平台。 系统级要求与设计 该评估平台的主要目的是通过各种用户自定义的测试数据序列来激励 RFDAC。 为此，我们设计了两个测试策略：连续波（CW）信号测试（xDDS）和宽频带 信号测试（xRAM）。 多 频音连续波（CW）测试一直是 RF 工程师对RF 元件非线性进行特性描述的 首选。遵循相同的测试理念 ，我们创建了一个基于直接数字综合器（DDS）的可 调四音逻辑内核 ，实际上是采用一对双音信号在两个独 立频带上激励RFDAC。 通过独立调谐四音，我们可以评估 RFDAC 的线性性能- 即频域内的互调位置 与功率。 连续波（CW）信号测试是一种固有窄带操作。为进一步评估 RFDAC的宽频 带性能 ，我们需要通过并发多频、多模信号 （如分别为2.1GHz 和2.6GHz 的 双模UMTS 和LTE 信号）对其进行激发。为此 ，我们创建了一个基于片上BRAM 阵列的数据存储内核 ；该内核有两个子组 ，可以为重复测试存储各自的双频用户 数据。 图1 显示了简化的系统级平台设计图。可以看到，我们采用简单直观的设计策 略，构建尽量简单的平台并通过升级功能对其进行模块化。 图1- 简化的系统级平台方框图 硬件设计：赛灵思 FPGA内核图1中的FPGA部分列出了系统基本需要实现的 逻辑单元。包括时钟分布单元、基于状态机的系统控制单元和基于 DDS内核的 多音生成单元，以及嵌入在RAM周围的两个单元：基于 BRAM的小型控制消 息存储单元 （cRAM内核）和基于 BRAM阵列的用户数据存储单元（dRAM内 核）。还包括连接 PC的UART串行接口和连接RFDAC的高速数据接口。 时钟是FPGA的生命脉搏。为确保多款时钟在FPGABank上正确分配 ，我们选 用赛灵思时钟管理内核，为时钟的定义和指定提供一种简单的交互方式。 嵌入状态机周围的小型指令内核用作系统控制单元。如图2所示，在初始状态 （S0）下，报头检测器单元工作，负责监测并过滤来自UART接收器的输入数 据字节。数据字节被生成并封装在MATLAB数据帧内（如图3所示）。 图2-关键状态机详细设计图 图3-数据帧封装例解 系统中基本上有两种类型的数据帧。带报头 “FF01”的数据帧（cRAM帧）用 来为 DDSes 和系统控制消息传输相位增量值。带报头 “FF10”或 “FF11” 的 其他数据帧（dRAM 帧）用来传输用户自定义的数据。状态帧 “S1x”只处理 带报头 “FF01”的数据，用以更新相位增量值和执行控制指令。状态帧 “S2x” 和 “S3x”分别 为两个频带接收并存储用户自定义数据。占线信号