.第六章 时序逻辑电路.pptVIP

* (l)CP=O时，门4、门3被封锁，，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至门5和Q4至门6的反馈信号将这两个门打开，因此可接收输入信号D。 (2)当CP由O变1时触发器翻转。这时门4、门3巳打开，它们的输出Q3和Q4的状态由门5、门6的输出状态决定。由基本RS触发器的逻辑功能可知，Q=D。 (3)触发器翻转后，在CP=l时，输入信号被封锁。 * M是电路包含的状态个数 * * * 若要求电路进入无效状态时，F=0，则输出方程该为F= * 若要求电路进入无效状态时，F=0，则输出方程该为F= * 若要求电路进入无效状态时，F=0，则输出方程该为F= * 若要求电路进入无效状态时，F=0，则输出方程该为F= * 为保证计数器的状态能正确反映计数脉冲的个数，下一个计数脉冲(正跳沿)必须在ntpd后到来， * 当X=l时 ，满足加法计数翻转条件 ；当X=0时 ，计数器进行同步减1计数，实现可逆计数。 * * 即计数器从0000状态开始计数，当计到九个状态后，利用下一个状态1001，提供清零信号，迫使计数器回到0000状态，此后清零信号消失，计数器重新从0000状态开始计数。 * 利用异步清零方式对第N+1个计数状态译码，产生清零信号。当计数到第N+1个状态时，RD=0，计数器回0，这样就舍掉了计数序列的最后M-N个状态，构成N进制计数器。 利用同步置数方式，若置数控制信号由第N个输出状态译码产生，置数输入为0000，则舍掉计数序列最后的M-N个状态，构成N进制计数器；若置数控制信号由进位信号RCO译码产生，置数输入为计数序列第M-N+1个状态，则舍掉计数序列最前M-N个状态，构成N进制计数器。 * n位输入数据在n个时钟脉冲作用下，串行地移入n位寄存器中。存入寄存器中的所有信息再伴随着n个时钟脉冲的作用，从最右边(或最左边)的触发器开始，串行地全部移出。 * 在M1端加预置脉冲，将寄存器初始状态预置成Q0Q1Q2Q3=1000。预置脉冲结束后，寄存器处于右移工作方式。伴随着时钟脉冲CP的正跳沿，寄存器的内容顺次右移一位，最右边的一位信息Q3通过DSR端移入Q0。4个CP一个循环，经历四个状态，它们分别是1000，0100，0010和0001。 状态图 注意:考虑各触发器的传输延迟时间时，如图中虚线波形，对n位的二进制异步计数器来说，当n个触发器都翻转稳定需要经历的最长时间是ntpd，因此计数脉冲的最小周期T=ntpd。 000 001 010 011 100 101 110 111 二分频四分频八分频 波形图 2．同步二进制计数器 同步计数器的特点是，当时钟脉冲到来时，各触发器同时翻转。 加法计数器的另一规律：最低位Q0每来一个钟脉冲翻转一次，而其它位在所有低位为1时，再来一个时钟脉冲翻转一次。由此可推出由JK触发器组成计数器电路的驱动方程： J0=K0=1 J1= K1= Q0n J2= K2= Q0nQ1n 逻辑电路 考虑触发器的传输延迟时间tpd，如图中虚线波形。由波形图可知，在同步计数器中，所有触发器的翻转都比计数脉冲CP的作用时间滞后一个tpd，因此其工作速度一般要比异步计数器高。 若构成3位二进制同步减法计数器，驱动方程如何？ J0=K0=1 J1= K1= Q0n J2= K2= Q0nQ1n 波形图 tpd 3．可逆二进制计数器 同时兼有加和减两种计数功能的计数器称为可逆计数器。 驱动方程：J0=K0=1 J1= K1= XQ0n + XQ0n J2= K2=X Q0nQ1n + X Q0nQ1n J3= K3=X Q0nQ1nQ2n + X Q0nQ1nQ2n 逻辑电路 利用时序电路分析方法分析电路 四位二进制可逆计数器状态图 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/ 0/