低功耗三值双边沿触发器设计 low power ternary double edge-triggered flip-flops.pdfVIP

第12卷第4期 电路与系统学报 v01．12No．4 2007年8月 JOURNALoFC氓CUITSANDSYSTEMS Augu瓯2007 04—∞15．05 文章编号：1∞7·0249(2∞71 低功耗三值双边沿触发器设计。 杭国强 (浙江大学信息与屯子工程学系，浙扛杭，fI3l∞27) 擒■t提出了几种分别采用两个锁存器和单个锁存器的三值双边沿触发器设计方案，这些方案包括动态、半静态 和静态结构。双锁存器三值双边沿触发器是通过将两个透明的三值闩锁并列构成的。单个锁存器的三值双边沿触发器 设计是通过时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值。 三值双边沿触发器具 有对时钟信号的两个跳变均敏感的特点，因此可以抑制时钟信号的冗余跳变。较之三值单边沿触发器，在保持相同数 据吞吐量的条件下，采用三值双边沿触发器可使时钟信号的频率减半，从而降低系统功耗。 最后给出了采用0．25．1m cMOs工艺参致的HsPIcE模拟结果及其功耗比较。 关键词，多值逻辑；触发器；cMos电路；低功耗设计 中圈分类号，1N432；TP333文献标识码-A 1 引言 微电子领域的发展趋势显示，超大规模集成(vLSI)电路的功耗每三年翻了两番【ll。因此，低功 耗设计已成为vLSI电路设计的一个关键问题，尤其是随着对高性能便携式计算和通信系统消费需求 的日益增长，这一问题日趋突出。在vLSI电路系统中，包括触发器及时钟网络在内的时钟系统的功 耗约占总功耗的20％—45％【2J。因此，降低时钟系统的功耗对于有效降低整个数字系统的总功耗是至关 重要的。降低时钟系统功耗的一种方法是降低时钟频率。然而在传统采用单边沿触发器的系统中，降 低时钟频率同时也就降低了系统的数据处理率，这不是设计者所希望的。如果采用双边沿触发器，则 在保持相同数据吞吐量的情况下，系统的时钟频率就可以降低为采用单边沿触发器系统的一半，由此 可以显著降低系统的功耗。传统单边沿触发器只对时钟信号的一个边沿敏感，这样，另一个方向上时 钟信号的跳变纯属一种冗余跳变，且导致了大量的能量消耗。这一点对于多值单边沿触发器也是一样 的。 在二值数字系统中，近年来已发展了多种结构的cMos双边沿触发器设计【”】，但对于多值cMoS 双边沿触发器的研究尚未见有文献报道。文献[3，4】采用两个并列的锁存器后接一数据选择器来实现双 边沿触发，这一结构较容易推广至多值双边沿触发器的设计中。本文首先在此基础上提出了采用两个 三值锁存器的动态和半静态三值双边沿触发器设计。文献[5—7】则是通过在时钟信号的上升沿及下降沿 后分别产生的窄脉冲使锁存器瞬时导通完成取样求值来实现双边沿触发，其特点是触发器电路较简单。 这种利用有效时钟沿后产生的窄脉冲信号(也称之谓利用时钟信号的竞争所产生的窄脉冲信号)实现 一次状态转换的设计思想源于单锁存器单边沿触发器的设计中【8】。文献【9，10】将这一设计思想应用于三 值单边沿D触发器的研究中，使三值触发器的结构大为简化。本文将这一设计思想进一步应用于三值 双边沿触发器的设计中，提出了采用单个三值锁存器的动态，半静态和静态三种三值双边沿触发器结 构。最后采用TsMC 果及其功耗比较。 2 CMOS三值双边沿触发器设计 2．1二闩锁三值双边沿触发器设计 +啦藕日期-2004·05-14●订日期：2∞4—08一13 基盘礓自：国家自热科学基金资助项日；浙江省自然科学基金资助项目(Y1嘶375) 万方数据 16 电路与系统学报 第12卷 所提出的采用两个三值锁存器的三值双边沿触 发器设计如图1所示，其中图l(a)为动态结构，图 l(b)为半静态结构。图l(a)所示电路在结构上与文 献【3】中所提出的二值双边沿触发器设计方案相对 应。图中用“3”标记的反相器为三值反相器(以下 同)，其电路如图2所示。图1(a)中前两个传输门和 反相器构成两个并列的三值动态锁存器，后两个传 输门及一个反相器构成一个二输入数据选择器。在 三值逻辑电路中，D和Q均为三值逻辑(O，l，2)， 而c腩l