天津大学ASIC设计中心数字集成电路设计基本流程初稿Shiyafeng.DOC

数字集成电路设计基本流程 （初稿） Shiyafeng 2012.4 数字集成电路设计的基本流程如图1所示。这里我们以一个基本的例子来说明数字集成电路的基本设计流程。 RTL代码编写 根据设计要求编写verilog代码。 示例： 要求：编写一个奇数分频器，例如实现对原始时钟clk的7分频。 分析：目的是要实现奇数个分频，那么首先是要实现时钟的半个周期的分离问题。这里我们通过将原始时钟clk信号进行处理后，得到触发信号clk_tmp,该信号在前三个周期与clk相同，在接下来的半个周期变为~clk，这样就会在本来会出下时钟下降沿的时候再次出现时钟上升沿，从而使用该触发信号作为触发计数信号的话就可以实现7分频。要产生clk_tmp信号可以考虑将clk和分频信号进行异或操作即可得到。 Verilog代码如下： //Verilog HDL written by shiyafeng //Generate clock divided by odd number //Company:Tianjin University //Date:2012.4.10 module odd_div7(//input signals clk, rst_n, //output signals clk0, clk1, clk2, clk3); //d