集成电路锁相环及其应用电路-Mipaper.PDF

集成电路锁相环及其应用电路 过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环。 1．集成锁相环CD4046 及其应用电路 (1)CD4046的内部结构及工作原理 CD4046 是通用的CMOS 锁相环集成电路，其特点是电源电压范围宽（3~18V ），输入 阻抗高(约100MΩ) ，动态功耗小。在电源电压V =15V 时，最高频率可达1.2MHz ，常用在 DD 中、低频段。在中心频率f 0 为10kHz 以下时，功耗仅为600μW，属微功耗器件。 图5-3-14 是CD4046 的内部结构及引脚排列图。从引脚排列看，CD4046 采用 16 脚双 列直插式封装，各引脚功能如表5-3-1 所示。 从内部结构看，CD4046 主要由相位比较I 和Ⅱ、压控振荡器（VCO ）、线性放大器、 源跟随器、整形电路等部分构成。 比较器I 采用异或门结构，两个输入信号分别来自 14 脚的U 和3 脚的U ，当二者电平 i o 状态相异时，2 脚的输出信号U 为高电平；反之，U 输出为低电平。当U 、U 的相位差Δφ Ψ Ψ i o 0 0 在0 ~180 范围内变化时，UΨ 的脉冲宽度m 亦随之改变，即占空比亦在改变。从比较器I 的输入和输出信号的波形（如图5-3-15 所示）可知，输出信号的频率等于输入信号频率的 0 两倍，与两个输入信号之间的中心频率保持90 相移，而且UΨ 也不一定是对称波形。对相 位比较器I 而言，要求U 、U 的占空比均为50 ％（即方波），这样才能使锁定范围最大。 i o 图5-3-14 集成锁相环CD4046 的内部结构和引脚图 表5-3-1 集成锁相环CD4046 引脚功能表 引脚 功能 引脚 功能 1 相位输出端，环路锁定时为高电平， 9 压控振荡器的控制端 环路失锁时为低电平 2 相位比较器Ⅰ的输出端 10 解调输出端 3 比较信号输入端 11 外接振荡电阻 4 压控振荡器输出端 12 外接振荡电阻 使能端，高电平时禁止， 5 13 相位比较器Ⅱ的输出端 低电平时允许压控振荡器工作 6 外接振荡电容 14 信号输入端 7 外接振荡电容 15 内部独立的齐纳稳压管负极 8 电源负极 16 电源正极 相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求 不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波 上。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器 Ⅱ的两个输入信号之间保持0°相移。 对相位比较器Ⅱ而言，当14 脚的输入信号比3 脚的比较信号频率低时，输出为逻辑电 平 “0 ”；反之则输出逻辑电平