第8章：常用时序集成器件.ppt

2.双向移位寄存器 D端输入激励方程为： 当G端输入高电平时，各个触发器的输出状态方程为： 当G端输入低电平时，各个触发器的输出状态方程为： 逻辑电路为左移位寄存器 。 逻辑电路为右移位寄存器，DIR端为串行数据输入端， DOR端为串行数据输出端。 DOR 端为串行数据输入端， DIR端为串行数据输出端。 3.集成移位寄存器 74LS199集成芯片的功能分析 A～H端是并行数据输入端，QA～QH端是并行数据输出端。所有的触发器，时钟脉冲采用同一信号，当“CPOF”时钟脉冲禁止输入端，输入低电平时，允许时钟脉冲信号输入，触发器同步在CP信号的上升沿触发。 74LS199集成芯片的功能分析 “Y/LD移位/置数”端是功能控制信号输入端，当输入低电平时，移位寄存器同步并行数据输入；当输入高电平时，移位寄存器在CP时钟脉冲作用下，实现串行数据输入右移位寄存，输入数据从J、K端输入。“CLEAR”即RD输入端是清零信号输入端，当该端输入低电平时，异步清零。 J=K=0置0,J=K=1置“1”。 后边沿RS触发器，激励端的输入信号处于相反状态，状态方程为 当“移位/置数”端功能控制输入端输入高电平时， 其他各个触发器的S端输入信号与 相同，所以 可见，逻辑电路实现右移位寄存工作过程，电路的串行输入数据 从J，K端输入。当J=K=0时，输入数据为0，当J=K=1时，输入数 据为1，当J=0，K=1时，输入数据为： 输入数据为 ，当J=1，K=0时， 移位操作 移位寄存器集成芯片74LS199的封装图 ： 数字逻辑电路 8.1.3 集成计数器 集成计数器具有体积小，功耗低，功能灵活的优点，所以在一些简单的小型数字系统中仍然有广泛的应用。根据构成计数器的门电路分，集成计数器分为TTL型和CMOS型两大类，TTL以74LS系列产品为主。 数字逻辑电路 集成计数器芯片74LS161的功能 是4位二进制同步加法计数器，为16脚双列直插式标准封装，如图8.1.17所示。其中RD端为异步清零端，低电平有效；LD输入端为同步预置数控制端，低电平有效；预置数数据输入端包括D3（最高位）、D2、D1、D0 （最低位） ；EP、ET为使能（高电平有效）输入端，进位输出端（高电平有效）Co=ETQ3Q2Q1Q0，计数输出Q3 （最高位）、Q2、Q1、Q0 （最低位）。Co信号可作为高4位计的CP脉冲使用，实现多位数。时钟脉冲上升沿触发。 数字逻辑电路 1. 集成芯片74LS161的封装及功能 集成74LS161是4位二进制同步加法计数器，为16脚双列直插式标准封装 。 逻辑功能说明 数字逻辑电路 1. 集成芯片74LS161的封装及功能 功能表的说明 (1) 异步清零：当RD=0时不管其他输入端的状态如何，输出Co，计数器的输出Q3，Q2，Q1，Q0均为低电平，即0000。 (2) 同步预置数：当RD=1，LD＝0时，在CP 的上升沿置入数据D3D2D1D0，预置数的结果：Q3＝D3， Q2= D2，Q1= D1，Q0= D0。 (3) 保持：当RD=1，LD＝1时，使能输入ET·EP=0,不管其他各个输入端的状态如何，输出状态保持不变；要特别指出的是：ET＝1，EP=0，CO保持不变，ET＝0，EP=1， CO＝0。 (4) 计数工作状态：当RD=LD＝ET＝EP＝1时，74LS161处于计数状态，其状态为4位自然二进制数的计数过程。计数状态达到1111输出状态时，进位输出CO＝1，产生进位信号输出，所以也可以将74LS161认为是十六进制计数器。 数字逻辑电路 集成计数器的工作时序图 计数之前，安排进行清零。RD端加一清零负脉冲信号，使各个触发器的输出均为0。计数器在计数脉冲的作用下，从“0000”开始递增计数，至输出为“1111”，即发生第十五个计数脉冲时，计数器产生进位信号输出，Co由“0”跳变为“1”，维持一个计数脉冲周期时间，所以进位信号是提前一个脉冲周期产生的。发生第十六个计数脉冲之后，计数器的输出又回到0000输出状态。 清零之后，可以对计数器进行预置数操作，对各个触发器的初始状态进行预置数可以改变计数器的初始状态，从而实现各种计数进制。用这种方法改变计数进制称为反馈置数法。 而用清零方法改变计数进制称为反馈清零法。 功能表的说明 数字逻辑电路 例如：计数器最高位的输出Q3作为预置数控制端LD的输入信号，预置数输入端进行预置，使D3D2D1D0=1011，则在触发时钟脉冲的作用下，计数器的计数过程为： 0000→1011→1100→1101→1110→1111（Co=1）→0000(LD=0)。此时，计数器将以六进制进行计数。显然，可以用预置数方式改变集成计数器的计数进制（