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UTMI及USB 2.0 PHY高速传输特性分析 分类：?硬件基础2010-03-29 16:30?788人阅读?评论(2)?收藏?举报 ? ? 1. 概述 USB2.0 利用传输时序的缩短（微帧125us）以及相关的传输技术，将整个传输速度从原来的12Mbps提高到480Mbps，提高了40倍的带宽，为开发高宽带USB接口产品提供条件。USB2.0支持USB1.1的全速（Full Speed）和低速（Low Speed）工作环境，其电气特性在其他文献中有描述[6]，这里主要介绍USB2.0高速设备的电气特性以及相关的UTMI接口规范。UTMI全称为 USB2.0 Transceiver Macrocell Interface，此协议是针对USB2.0的信号特点进行定义的，分为8位或16位数据接口。目的是为了减少开发商的工作量，缩短产品的设计周期，降低风险。此接口模块主要是处理物理底层的USB协议及信号，可与SIE整合设计成一专用ASIC芯片，也可独立作为PHY的收发器芯片，下以8位接口为例介绍PHY的工作原理及设计特点。 2. UTMI主要功能及原理 首先，为保证兼容性，PHY应该支持全速和高速工作模式。为此高速集线器（Root Hub或Hub） 需要能够检测设备是高速端口还是全速端口，以作相应的速度模式进行工作。因此，信号接口须实现以下功能： l 不同速率接口之间的动态传输 l 高速设备检测（HighSpeed Detection Handshake） l 高速设备断开检测（HS_Disconnect） l 能传输高速/全速差分信号（要求阻抗匹配） l 发送和检测高速包开始信号（SYNC） l 发送和检测高速包结束信号（EOP） l NRZI编码和位填充（Bit Stuff / Bit Unstuff） l 支持挂起和复位的操作 图1 USB2.0 PHY 功能模块描述框图 图 1描述了UTMI各个功能模块，其工作原理如下：PHY从其他转态（如上电、重启或挂起）转换成工作状态后，首先进行高速设备的连 接检测（HS Detection Handshake）（后面再详细叙述），检测完毕后切换成相应的工作模式，然后等待主机和设备进行传输数据流。当接收器在USB数据线D＋和D－检测到由主机发送到设备的信号时，首先对信号进行时钟恢复，得到正确同步信号后再送进缓冲区，通过NRZI解码及位反填充后，把串行信号转换成并行信号，最后送到设备SIE进行处理。反之，当设备端的SIE需要发送数据包时，UTMI将按照相反的顺序把已编译好的NRZI串行数据流通过发送器传输给主机。为了降低功耗，UTMI支持挂起功能，其工作状态如图2所示。 图2 UTMI工作状态转换的流程图 3. 各功能模块分析 3.1 Clock Multiplier 本模块产生UTM的本地内部时钟，同时提供一个外部时钟CLK输出给SIE，协议要求时钟频率的误差范围小于10％（±6MHz），时钟输出CLK的精确度达到±500ppm（30.0KHz），并要求在1.4ms内达到稳定时钟频率。 对于8位数据接口，此时的外部时钟CLK输出为60MHz。在高速环境下，一个外部时钟CLK周期即为高速设备传输一个字节数据所需 的时间，即( )ms/per Byte；而在全速环境下，5个外部时钟CLK周期为全速环境下传输一位数据所需的时间，即( )ms/per Bit,因此，通常情况下，传输全速一个字节数据的时间为40个外部CLK周期,如果存在位填充，则需要45个周期时间。 2.2 发送及接收器 本文重点介绍高速传输的特点。在高速环境下USB的传输速率为480Mbps，选用这个数值，一方面是可以使用现存的电缆和连接器，另一方面通过对半导体技术的广泛研究与测试，这个速度不仅在生产工艺上没有问题，也与USB 1.1的完全兼容。为了减少噪声和电源抖动对传输的影响，提高传输速度，选择差分电流模驱动方式。 USB2.0的一个最大挑战就是要设计出低的输出阻抗的高性能收发器[7]。在480Mbps传输时，如果路径没有按照性能要求的阻抗结束，就会产生反射。为此，在传输高速信号时，要给电缆匹配一个90Ω的电阻，以消除信号反射，同时电流源在驱动这个低的输出阻抗时也可增加抗噪声性能。当高速驱动器在工作的时候，总线处于空闲状态，两个数据线都处于低电平状态，此时集线器的全速驱动器和设备的全速驱动器在功能上等效成每个都是45Ω 电阻（如图3的圆圈所示），合成90Ω的差分电阻产生一个0系数的反射。协议规定全速驱动器的输出阻抗在45Ω±10％，以符合高速收发器的需要。 高速数据传输和低速／全速数据传输一样，数据流以差分不归零码进行编码，在电缆上成差分信号进行传输。发送的高速信号是由高速电流驱动器完成的。驱动器根据高速环境中相应的J