运算器进位链课件.pptVIP

本算法的核心思想是把8 位加法器分成两个4 位加法器，先求出低4 位 加法器的各个进位，特别是向高4 位加法器的进位C4。然后，高4 位加法器把C4 作为初始进位， 使用低4 位加法器相同的方法来完成计算。每一个4 位加法器在计算时，又分成了两个2 位的 加法器。 * 从图中可以看到 Gi,i 和Pi,i 既参与了每位上进位的计算，又参与了下一级Gi,i 和Pi,i 的计算。 这样就复用了这些电路，使得需要的总逻辑电路数大大减少。超前进位加法器的运算速度较快， 但是，与串行进位加法器相比，逻辑电路比较复杂，使用的逻辑器件较多，这些是为提高运算 速度付出的代价。 * EPM1270T144 有144 个引脚，分成四个块，即BANK1…BANK4，将每个块的通用I/O 脚 加以编号，就形成A01…A24、B01…B30 等I/O 号，如图1-2-5 所示。CPLD 单元排针的丝印分 为两部分，一是I/O 号，以A、B、C、D 打头，如A15，一是芯片引脚号，是纯数字，如21， 它们表示的是同一个引脚。在Quartus II 软件中分配I/O 时用的是引脚号，而在实验接线图中， 都以I/O 号来描述。 * EPM1270T144 共有116 个I/O 脚，本单元引出110 个，其中60 个以排针形式引出，供实验 使用，其余50 个以双列扩展插座形式给出，并标记为JP，JP 座的I/O 分配如图1-2-6 所示。 * A、B 为2 个1 位的加数，Ci 为来自低位的进位，S 为和，Co 为向高位的进位 全加器的逻辑表达式为： S = ABCi + ABCi + ABCi + ABCi Co = AB+ ACi + Bci 逻辑电路图： 有了1 位全加器，就可以用它来构造多位加法器，加法器根据电路结构的不同，可以分为串行加法器和并行加法器两种。 串行加法器 特点： 低位全加器产生的进位要依次串行地向高位进位 优点 其电路简单，占用资源较少 缺点 串行加法器每位和以及向高位的进位的产生都依赖于低位的进位，导致完成加法运算的延迟时间较长，效率并不高。。 设计出专门的电路，使得每一位的进位能够并行地产生而与低位的运算情况无关，就能解决这个问题。 对加法器进位的逻辑表达式做进一步的推导： 由于gi、pi 只和Ai、Bi 有关，这样Ci+1 就只和Ai、Ai-1、…、A0，Bi、Bi-1、…、B0 及C0有关。所以各位的进位Ci、Ci-1、…、C1 就可以并行地产生，这种进位就叫超前进位。 随着加法器位数的增加，越是高位的进位逻辑电路就会越复杂，逻辑器件使用也就越多。 继续推导进位的逻辑表达式，使得某些基本逻辑单元能够复用，且能照顾到进位位的并行产生。 对加法器进位的逻辑表达式做进一步的推导： 从而可以得到表1-2-2 所示的算法，该算法为超前进位算法的扩展算法，这里实现的是一个8 位加法器的算法。 模块 A 逻辑电路 逻辑电路图： 模块 B 逻辑电路 逻辑电路图： 本实验在CPLD 单元上进行，CPLD 单元由由两大部分组成，一是LED 显示灯，两组16只，供调试时观测数据，LED 灯为正逻辑，1 时亮，0 时灭。另外是一片MAXII EPM1270T144及其外围电路。 1）关闭实验系统电源，按图1-2-8连接实验电路。图中将用户需要连接的信号用圆圈标明。 +5v 2）根据上述加法器的逻辑原理使用 Quartus II 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图1-2-7 所示，框外文字表示I/O 号，框内文字表示该引脚的含义 (3)打开实验系统电源，将生成的POF 文件下载到EPM1270 中去。 (4)以CON 单元中的SD17…SD10 八个二进制开关为被加数A，SD07…SD00 八个二进制开关为加数B，K7 用来模拟来自低位的进位信号，相加的结果在CPLD 单元的L7…L0 八个LED灯显示，相加后向高位的进位用CPLD 单元的L8 灯显示。给A 和B 置不同的数，观察相加的结果。 打开Adder.qpf文件：菜单File?Open Project 选择C:\TangDu\CMA\CPLD\Adder\Adder.qpf 注意区分CON单元中的K7与Cn L8-A23:用双针空线插L8那一针即可 Quartus II流程：打开工程-编译pdb生成pof-点击start将程序烧写到CPLD 编译后，点击Tools\programmer 先打开电源，再插USB线 正确接线，针脚对针脚 超前进位加法器如何实现超前进位？ 说明实验的整体流程。 * 计算机组成原理硬件实验 主讲：