数字逻辑 电路第三章-秦.ppt

CP由0变1 维持—阻塞式D触发器 D D D D D D SD=RD =1 1 1 5.5 边沿触发器 CP＝1 维持—阻塞式D触发器 SD=RD =1 D D 1 若Q3=0， Q4=1 0 1 1 0 置0维持线 1 0 1 置1阻塞线 1 1 5.5 边沿触发器 CP＝1 维持—阻塞式D触发器 D D 1 若Q3=1， Q4=0 1 0 0 置1维持线 1 1 SD=RD =1 1 置0阻塞线 1 1 5.5 边沿触发器 分析结果： SD和RD为直接异步置1和置0端。 当RD=0，SD=1，保证触发器可靠置0。 当RD=1，SD=0，保证触发器可靠置1。 当RD=1，SD=1时： CP=0时，触发器状态保持不变。 CP上升沿时，触发器 的状态发生转移，其次态取决于CP脉冲上升沿到达前瞬间D端的信号： CP=1时，触发器状态保持不变。 维持—阻塞式D触发器具有边沿触发的功能，并有效地防止了空翻。 5.5 边沿触发器 二、 脉冲工作特性 由图可知，维持—阻塞式D触发器的工作分两个阶段： CP=0期间为准备阶段，CP由0变至1时为触发器的状态变化阶段。为了使触发器可靠工作，必须要求： ① CP=0期间，在建立时间tset内要求D信号保持不变，且CP=0的持续时间tCPL≥2tpd。 ② 在CP由0变至1及CP脉冲前沿到达后，保持时间th， th=tpd。  ③ 从CP由0变至1开始，要求CP=1的持续时间 tCPH≥3tpd。 ④ 为使维持—阻塞式D触发器可靠工作，CP的最高工作频率为 5.5 边沿触发器 维持—阻塞式D触发器波形图 5.5 边沿触发器 三、边沿触发器 负边沿JK触发器 利用门传输延迟时间构成的负边沿JK触发器逻辑电路。图中的两个与或非门构成基本RS触发器，两个与非门(1、2门)作为引导门，在制作时已保证与非门的延迟时间大于基本RS触发器的传输延迟时间。 5.5 边沿触发器 负边沿JK触发器 在CP由1变为0的下降沿时刻，触发器接收了输入信号J、K，并按JK触发器的特征规律变化。此后 和经过一个与非门延迟时间tpd变为1，触发器状态保持不变，不会发生多次翻转现象。 5.5 边沿触发器 边沿JK触发器的理想波形图 5.5 边沿触发器 四、 触发器的逻辑符号 电位触发方式触发器的逻辑符号 集成触发器常用的逻辑符号 集成触发器国标规定的逻辑符号 本章小结 一、触发器功能小结： 1、触发器有 异步：基本R-S触发器 同步：（时钟控制） RS、JK、D、T 触发器 2、触发器分类： a.按功能分类：RS、JK、D、T 触发器 b.按结构和触发方式分类： ⑴基本触发器(无时钟） 与非门构成：负脉冲触发 或非门构成：正脉冲触发 同步触发器：电平触发（有空翻） (2)钟控触发器　主从触发器：主从触发（无空翻有误翻) 　　 （有时钟） 　边沿触发器 上升沿触发（无空翻， 　　　　　　　　 　　　　　 　　　　　　　　　 　　　　　 下降沿触发　无误翻） 　　 第五章 触发器 本章小结 二、触发器的组成及动作特点： １、触发器必须具备０和１两个稳态 ２、触发器的状态要能够预置。（Ｒ、Ｓ） ３、触发器必须能在外部信号激励下进行状态的转换，激励作用必须在ＣＰ同步控制作用下进行。 三、触发器的控制信号： １、置位Ｓ（ＳＤ）、复位Ｒ（ＲＤ） ２、时钟脉冲信号ＣＰ：决定触发器状态何时转换 　　 （１）对于主从型触发器： 　　　　 在ＣＰ信号完整的一个周期内，正跳取样，负跳转换 （２）对于维持－阻塞型触发器：正跳转换 （３）对于边沿型触发器：状态仅在ＣＰ信号正边沿或负边 沿到来时刻进行转换 触发器(flip-flop)是一种具有记忆功能的电子器件，能用来存储一位二进制信息 在数字系统中，为了构造实现各种功能的逻辑电路，除了需要实现逻辑运算的逻辑门之外，还需要有能够保存信息的逻辑器件。 集成触发器的种类很多，分类方法也各不相同，但就其结构而言，都是由逻辑门加上适当的反馈线耦合而成。 本节将从实际 应用出发，介绍几种最常用的集成触发器，重点掌握它们的外部工作特性。 有两个稳定状态”1”和”0” Q = 1（ = 0 ）为“1”状态 Q = 0（ = 1）为“0” 状态 触发器