第2讲第3章fpga器件原理.pptVIP

Altera公司FPGA：核心阵列由逻辑部件LE（Logic Element）组成，若干个LE组成逻辑阵列块LAB（Logic Arrary Block）。每个LE含有4输入的查找表LUT，可编程触发器、进位链和级连链。 查找表LUT：是一个函数发生器，能快速实现四变量的任意函数。 可编程触发器：可设置成各种不同类型的触发器，如D或JK触发器，触发器的时钟、清除和置位信号可由专用输入、通用I/O引脚或任何内部逻辑提供。如果要实现组合逻辑函数，可将触发器旁路，LUT输出直接接到LE输出。 进位链和级连链：提供了两条专用高速通路，进位链支持高速计数器和加法器设计，级连链可以最小延时实现多输入逻辑函数，高速设计时使用进位链和级连链。 Cyclone系列器件：是Altera公司一款简化版的FPGA，基于1.5V、0.13um全铜SRAM工艺，属于FPGA的低端产品，容量不高，成本很低，非常适宜小系统设计使用。 Cyclone器件特点：内嵌了M4K RAM存储器，最多提供294kbit存储容量，能够支持多种存储器的操作模式，如RAM、ROM、FIFO及单口和双口等模式。Cyclone器件支持各种单端I/O接口标准，如3.3-V、 2.5-V、 1.8-V、LVTTL、LVCMOS、SSTL和PCI标准，满足设计系统的多种需求。Cyclone器件具有两个可编程锁相环PLL，实现频率合成、可编程相移、可编程延迟和外部时钟输出等时钟管理功能。Cyclone器件具有片内热插拨特性，这一特性在上电前和上电期间起到了保护器件的作用。 301 249 185 301 104 最大I/O数 2 2 2 2 1 PLLS 294912 239616 92160 78336 59904 RAM总位数 64 52 20 17 13 M4K RAM块 20060 12060 5980 4000 2910 逻辑单元 EP1C20 EP1C12 EP1C6 EP1C4 EP1C3 器件型号 Cyclone器件组成：行列二维结构，主要由五部分组成：Logic Array逻辑阵列、M4K Blocks嵌入式存储器块、IOEs输入输出单元、PLL可编程锁相环和全局时钟网络。 逻辑阵列：由逻辑阵列块LAB构成，分布在整个器件中。每个LAB含10个逻辑单元LE，LE是最小逻辑单元，用来实现用户需要的各种逻辑功能。Cyclone器件逻辑资源容量在2910～20060个逻辑单元之间。 M4K RAM块：是4K字节带奇偶校验位的内嵌式存储器。M4K RAM块既可用作专用双口，也可用作简单双口存储器，还可以用作200MHz的36比特单口存储器。M4K RAM以列的形式排列在LAB之间，Cyclone器件提供60～294K比特的内嵌式存储器。 输入输出单元：位于器件四周，实现内部电路与外部引脚之间的连接。 可编程锁相环PLL ：Cyclone器件提供一个全局时钟网络和最多2个可编程锁相环PLL 。全局时钟网络和PLL为器件内部所有逻辑资源和存储器提供时钟。 LE结构：LE的输入信号由LAB的控制信号提供，LE有3个输出信号可驱动局部、行和列布线资源。查找表LUT用来实现任何四变量的函数。进位链支持来自LAB的动态单比特加减模式，实现一位加法器和减法器，节省LE资源并提高逻辑函数的性能。可编程寄存器可被配置为D、T、JK或SR寄存器，每个寄存器都有数据、异步加载数据、时钟、时钟使能、清除和异步加载/预置输入，这些信号来自内部或来自外部。 嵌入式存储器M4K RAM结构：提供双端口模式，支持任意组合方式的双端口操作：两读、两写、或以两个不同时钟频率进行的读写操作。 双端口RAM配置方式：M4K RAM存储器块允许以不同宽度的数据向RAM端口进行读写。例如，存储器块可以在A端口以×1模式写入，而在B端口以×16模式读出。 简单双端口和单端口RAM配置方式：简单双端口存储器支持同步读写操作，单端口存储器不支持同步的读写操作。 输入输出单元IOE结构：含有一个双向缓冲器、3个寄存器，可以实现嵌入式双向信号的传输。3个寄存器分别是输入寄存器、输出寄存器和输出使能寄存器。对于快速建立时间的信号可以使用输入寄存器，对于时钟至输出之间的快速信号可以使用输出寄存器。 全局时钟网络结构：为器件里的所有资源提供时钟。驱动信号来自Cyclone器件的4个直接时钟引脚CLK[3..0]，分别位于网络的左侧和右侧，也可由可编程锁相环PLL输出、内部逻辑阵列以及双用时钟引脚DPCLK[7..0]驱动全局时钟网络。 可编程锁相环PLL结构：在FPGA内部实现快速运算时，提供多个频率和不同相位的时钟信号。PLL输出时钟由公式[m（n×计数器）]决定，输入时钟先经过分频系数n的分频器，再经过反馈系数为m的倍频器，控制回