DDR3基础技术总汇教材.doc

DDR的发展： 2003年秋季公布了DDR2内存的发展计划。而随着CPU 前端总线带宽的提高和高速局部总线的出现，内存带宽成为系统越来越大的瓶颈。处于主流DDR技术已经发展到极至，DDR2的实际工作频率是DDR的两倍。这得益于DDR2内存拥有两倍于标准 DDR内存的4预读取能力。预读取能力 DDR2内存技术最大的突破点其实不在于用户们所认为的两倍于DDR的传输能力，而是在采用更低发热量、更低功耗的情况下，DDR2 可以获得更快的频率提升，突破标准DDR的400MHZ限制。DDR内存通常采用TSOP芯片封装形式，这种封装形式可以很好的工作在 200MHz上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是 DDR的核心频率很难突破 275MHZ的原因。而DDR2内存均采用FBGA封装形式。不同于目前广泛应用的 TSOP 封装形式，FBGA封装提供了更好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了良好的保障。根据由JEDEC协会所制定的规格来看，由技术面来切入DDR3与DDR2的异同点，DDR3拥有高频率低电压的优点，DDR3可以比DDR2运作时省下约30%的电力，速度方面DDR3从800Mbps起跳最高可以至1600Mbps，几乎是DDR2的二倍速度，正因为高传输率的关系，DDR3可以在一个时序(Clock)之中传出8bit的数据，比起DDR2的4bit也是二倍的数据传输量，低电压更是DDR3的优势之一，1.5的电压比DDR2的1.8降低了17%、认识内存相关工作流程与参数 首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。这部分的讲述时序图? DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑Bank（Logical Bank，下简称Bank）。 ??DDR3内部Bank示意图，这是一个XN的阵列，B代表Bank地址编号，C代表列地址编号，R代表行地址编号。如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置 目前内存芯片基本上都是个Bank设计，也就是说一共有个这样的“表格”。寻址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最终的确寻址单元。在实际工作中，Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行激活”（Row Active）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），理解为行选通周期。tRCD是的一个重要时序参数，广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，DDR-800，tRCD=，代表ns的延迟。 图中显示的是tRCD=3 接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的 CL（CAS Latency，列地址脉冲选通潜伏期）。CL 的数值与 tRCD 一样，以时钟周期数表示。如 DDR-800，时钟频率为 00MHz，时钟周期为 ns， CL=2 就意味着 0ns 的潜伏期。不过CL只是针对读取操作由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这个放大/驱动工作由S-AMP负责，一个存储体对应一个S-AMP通道。但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据即已传向S-AMP，也就是说此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为tAC（Access Time from CLK，时钟触发后的访问时间）。 图中标准CL=2，tAC=1 ??目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的位宽为8字节，那么就要一次连续传输8次，这就涉及到我们也