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第05章 VHDL有限状态机-new
FPGA设计与应用设计与应用
第5章
VHDLVHDL有限有限状态机状态机
本章目录本章目录
5.1 有限状态机概念
5.2 有限状态机实现方法
5.3 Moore状态机状态机
55.44 MealyMealy状态机状态机
5.55.5 非法非法状态状态处理处理
2
55.11 有限状态机概念有限状态机概念
5.1.1 有限状态机有限状态机定义定义
• 有限状态机有限状态机FSM (Finite State Machine ),简称状态机简称状态机,
是表示有限个状态以及在这些状态之间的转移和动作等
行为的数学模型行为的数学模型。
• 对于数字系统对于数字系统,,有限状态机是指输出取决于有限状态机是指输出取决于当前当前输入部输入部
分和过去输入部分的时序逻辑电路。
• 有限状态机由输入信号、输出信号及状态机所构建的组
合逻辑和时序逻辑电路组成合逻辑和时序逻辑电路组成。。
3
55.11 有限状态机概念有限状态机概念
5.1.2 有限状态机分类有限状态机分类
• 根据输出是否与输根据输出是否与输入有关有关,状态机可分为两类状态机可分为两类:
摩尔(Moore )状态机:输出只与现在状态有关。
米立(Mealy )状态机:输出不仅与现在状态有关,而
且和输入也有关且和输入也有关。
4
55.11 有限状态机概念有限状态机概念
55.11.33 有限状态机表示方法有限状态机表示方法
• 建立有限状态机主要有两种方法,它们是等价的,相互之
间可以转换间可以转换::状态转移图状态转移图和和状态状态转移转移表表。。
现在现在 输输 下一下一 输出输出
正/A 正/C
状态 入 状态
空闲 正 AB —
正正//无无 反反//无无 反 CD —
AB 空闲 CD
AB 正 空闲 A
反反 空闲空闲 BB
反/B 反/D
CD 正 空闲 C
反反 空闲空闲 DD
5
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY state_machine IS
PORTPORT ((clklk, coiin_fface : ININ STDSTD_L
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