先进CMOS工艺技术挑战和其对IC设计影响.docVIP

先进CMOS工艺的技术挑战及其对IC设计的影响 Cor Claeys, Senior Member, IEEE IMEC Kapeldreef 75, B-3001 Leuven, 摘要： 根据国际半导体技术蓝图， 在2016年，栅长小于10nm的器件将量产。为此，半导体工艺，包括前道和后道工序都面临重大的挑战，其发展取决于技术创新点。以下技术，如光刻，隔离，叠栅，浅结，器件工程，高K和低K介质，还有互联技术的应用，都是目前学术界和工业界研究的热点，并且为克服这些技术难题，全球范围的合作与联合研发势在必行。新的材料和新的器件结构也成为挑战这些技术壁垒的关键。本文综述了这些能为下一代或几代工艺提供基本解决方案的技术点，并对这些技给IC设计带来难题的技术创新进行了特别分析。对这些由微电子学跨入纳米电子学的新技术给予了前瞻性的阐述。 简介 CMOS工艺其尺寸不断减小的目的就是为了实现低成本，高性能和多功能的电子应用。根据摩尔定律，集成电路中晶体管的数目和存贮器的容量每1.5到2年翻一番，该趋势可从国际半导体技术蓝图中看到[1]。该蓝图规划了不同代工艺点的发展，及其将面临的重大技术挑战。图1说明了对于不同应用的工艺点的发展，并且每年该蓝图的更新总是加速了这些技术点的发展。90nm工艺按规划将在2004年量产，10年后，35nm工艺将成为现实，到2016年，9nm栅长的晶体管将会生产。国际半导体技术蓝图的加速发展提出了一些技术挑战，从而避免所谓的红砖墙效应，即一些今天无法解决和今后的研发将有高风险的技术难题。这些发展将伴随着新材料的应用，如高K和低K介质材料，还有一些非标准的制造工艺，典型的如干法刻蚀，原子层淀积，电镀，等离子技术还有尖峰退火技术等。 前面的光刻工艺发展趋势将是从248nm 到193nm直到157nm波长技术；移相掩膜，离轴曝光，还有光学近似校正等技术能提高分辨率，其应用将会延长光刻技术的寿命，直到65nm工艺。从生产厂家的角度看，光刻设备的成本是重要问题。对于45nm工艺和更小尺寸的工艺点，新一代的光刻技术，如13.5nm波长的极紫外线光刻，电子束投影光刻，X射线光刻技术还有待解决。本文将不再对光刻技术进行专门的阐述，目前光刻技术的问题可参考Van Den hove 的文章[2]。尽管在最近的将来，还没有物理上的或技术上的阻拦，成本的考虑将是光刻技术应用的最核心。 对于不同的工艺点技术，器件的隔离必须优化。这不仅提出了一些技术难题，还对IC 设计有重要的影响。因此，LOCOS（局部氧化隔离技术）和STI(浅槽隔离技术)将会得以简单的讨论。 另一重要的问题就是栅介质的选用。尽管在氮氧化物的引入和过氧化氮氧化物的应用下，二氧化硅最为栅介质的应用寿命会稍微延长。65nm及以下工艺必须要求高K材料的应用，如ZrO2, HfO2, Al2O3, SrTiO3, Ta2O5, TiO2还有硅酸盐。它们的制造和可靠性问题都需要加以研究。 为使器件实现好的预期效果，器件工程是另一项重要的挑战。许多新的工艺引入应用，为了控制沟道掺杂的分布，例如， L形的器件。先进的离子注入技术，（ 如利用BF2和In作为掺杂剂，新的离子注入技术，降低热预算），都得以引用来实现超浅结。同时在互联技术方面，先进的硅化物技术也得以应用。需要广泛研究的一个领域就是后端工艺，工艺步骤和模型，如低K介质，先进的金属化工艺（双大马士革工艺），铜金属化和化学机械抛光工艺都值得关注和研究。 在非传统CMOS器件领域一些新结构，如垂直结构的晶体管，双栅晶体管，宽禁带晶体管，还有极薄绝缘栅上硅技术，都得以了广泛的研究。 本文在详细讨论这些即将应用的工艺创新前，将讨论一些有关器件尺寸减小对其性能的影响方面的基本概念。为了清楚地阐述半导体工艺将会进入多小的尺寸极限，上述主题将会详细讨论。最终，本文将展望在微电子技术和纳米电子技术领域的技术发展。 器件尺寸的减小与其性能的变化 IC 市场的竞争要求集成电路的功能增强，性能提高，而同时降低成本。MPUs(微处理器)的集成度增加的要求比DRAM（动态存贮器）更高。但这种急剧的尺寸减小不会永久持续，并且一些参数会趋于饱和，例如MPU的主频，现在是3GHZ, 但它会受到芯片上互联中的电磁波传播和使用材料的介电常数等限制。 工作电压的降低对于栅漏电流，PN结击穿电压和栓所效应有积极的意义。同时它会对晶体管的饱和漏电流有影响： 是栅介质的介电常数，是载流子迁移率，W是沟道宽度，TEOT是等效栅氧化层厚度，Leff是有效沟道长度，VGS是栅电压，VT是阈值电压，Υ是一常数（1和2之间）。漏端电压VDD的减小和VDD/VT比的降低了栅过驱动电压。电子迁移率则会降低，由于沟道长度的降低和表面散射机制占主导。/TEOT比的增加有助于提高驱动电流。