基本时序电路设计(使用VHDL语言).docVIP

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基本时序电路设计(使用VHDL语言)

实验报告 一、实验目的 熟悉利用QuartusⅡ的VHDL文本设计流程,学习基本时序电路的设计、多层次电路设计、编译及仿真全过程。 二、实验内容 1.设计含异步清零和同步时钟使能的加法计数器。 (1)代码: (2)仿真波形 仿真结果分析:clr为清零端,当clr=‘0’时,计数清零;enb为使能端,当enb=‘1’时,允许计数,enb=‘0’时,禁止计数;cout为输出端,计数范围为0~15。 实验内容(6) (1)原理图: (2)仿真波形 2.设计7段数码显示译码器。 (1)代码: (2)仿真波形 仿真结果分析:七段显示管中的七段分别对应的是O[6]~O[0],当输入为0时,显示0,十六进制为3F;当输入为1时,显示1(0000110),十六进制为06,一次类推. 实验内容3: (1)代码: (2)计数器和译码器连接电路的顶层文件原理图 (2)仿真波形 仿真结果分析:该原理图的工作原理跟七段显示管的工作原理是一样的 (上一题),只是它又引入了一个4位二进制计数器(包括使能端),让所设计的原理图能自动计数并且显示出来。 3.设计数控分频器。 (1)代码: (2)仿真波形 实验仿真分析:当在输入端LOAD给定不同输入数据时,将对输入的时钟信号有不同的分频比. 三、实验环境 计算机、QuartusII软件 四、实验结果与讨论 1、从实验的仿真波形分析可知,每个程序都可以满足相对的功能条件,与理论结果一致. 2、在设置数控分频器时,我只设置4位的,但如果想得到八位的或更高的只要稍微修改里面的参数即可。 六、总结 (1)在设计计数器和译码器的连接电路时,一开始忘记cout=‘0’,导致输出cout都没变化,后面根据仿真波形才发现自己的错误。 (2)设计数控分频器,由于对数控分频器原理理解不够透彻,导致了花的时间比较多,不然前面的实验都能在比较快的时间内完成。

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