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第 4l卷 第 12期 计 算 机 工 程 2015年 12月 Vo1．41 No．12 ComputerEngineering December2015 · 多媒体技术及应用 · 文章编号：1000-3428(2015)12-0249-07 文献标识码：A 中图分类号：TP37 一 种基于 FPGA的并行 H．264／AVC编码器架构 张建国 ，关则昂 ，徐 渊 ，刘劲松 (1．深圳市振华微 电子有限公司 ，广东 深圳 518060；2．深圳大学信息工程学院，广 东 深圳 518060) 摘 要 ：为 了提高视频在高性能压缩效率和实时编码方面 的性能，提出一种新型的并行处理架构 。采用现场可编 程门阵列(FPGA)实现整个H．264编码系统设计 ，包括帧内和帧间预测 、变换编码等全部编码过程 。针对 FPGA 的 低频工作特点采用高度流水线设计 、双缓存机制以及多时域工作等优化处理模式 ，设计一种快速 的宏块匹配预测 架构，将图像分辨率设置成可调参数 ，在 Xilinx公司的Viaex一6芯片上应用该硬件系统。测试结果证明，该 IP系统 在保持较好压缩性能的基础上720P的帧率可达每秒 34帧。 关键词：视频编码器；H．264编码 ；帧内预测 ；帧间预测 ；现场可编程 门阵列；运动估计 中文 引用格式 ：张建 国，关则 昂，徐 渊 ，等．一种基于 FPGA 的并行 H．264／AVC编码器架构 [J]．计算机工程 ， 2015，41(12)：249—255． 英文 引用格式 ：ZhangJianguo，GuanZeang，XuYuan，eta1．A ParallelH．264／AVCEncoderArchitectureBasedon FPGA[J]．ComputerEngineering，2015，41(12)：249—255． A ParallelH．264／AVC EncoderArchitectureBasedonFPGA ZHANG Jianguo ，GUAN Zeang ，XU Yuan ，LIU Jingsong (1．ShenzhenZhenhuaMicroelectronicsCo．，Ltd．，Shenzhen518060，China； 2．SchoolofInformationEngineering，ShenzhenUniversity，Shenzhen518060，China) 【Abstract】Todealwiththehighperformancevideocompressionefficiencyandreal—timeplaybacksolutions，aH．264／ AVCencoderIPcorebasedonFieldProgrammableGateArray(FPGA)isimplemented，whichcontainsallthecoding process，includingboth intraand interprediction，transform—basedcoding，etc．，andanew typeofparallelprocessing architectureisproposed．Tocompensatethelow—frequencyofFPGA chip，highdegreeofpipelinestructure，double—buffers andmulti—time-domainareused．M oreover，italsoproposesa fastmacro—block-matchingpredictedarchitecture，and the videoresolution isconfigurable．Theencoderisimplementedon theXilinxVirtex一6chip，resultsshow thattheencoderis ableto reach720P34 framespersecond with agoodcompression． 【Keywords】video