40nm fpga的功耗管理和优势 40-nm fpga power management and advantages.pdfVIP

40nm FPGA的功耗管理和优势 Verma Altera公司Seyi 随着工艺尺寸的减小，数字逻辑电 响动态功耗的主要因素是电容充电、供 都设计运行在一个速率上一一最大速 路的漏电流成为当前FPGA面临的主要电电压和时钟频率等。按照摩尔定律， 率，导致非常大的功耗。 挑战。静态功耗增大的主要原因是各种 小工艺尺寸降低了电容和电压，从而降 漏电流源的增加。图l所示为随着更小 低了动态功耗。而难点在于小工艺尺寸 设计的基准测试结果，估算一个设计一 逻辑门长度的技术实现，这些漏电流源 上实现了更多的电路，提高了最大时钟 般需要多少高速逻辑。他们对设计进行 是怎样随之增加的。此外，如果不采取 频率。随着工艺节点的减小，相同电路 编译，在FPGA架构上实现所能达到的 专门的功耗措施，较大的逻辑电容和较 的功耗在降低，但是FPGA容量在不断最佳性能。在这些设计中，所需要的高 高的开关频率也会导致动态功耗增大。 加倍，最大时